徐太龍，薛 峰，高先和，蔡志匡，韓少宇，胡學(xué)友，陳軍寧

(1．合肥學(xué)院電子信息與電氣工程系，合肥230601;2．安徽三聯(lián)學(xué)院電子電氣工程學(xué)院，合肥230601;3．南京郵電大學(xué)電子科學(xué)與工程學(xué)院，南京210046;4．安徽大學(xué)電子信息工程學(xué)院，合肥230601)

1 概述

互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)工藝的發(fā)展，極大地提高了系統(tǒng)芯片(System-on-Chip，SoC)的復(fù)雜度和工作頻率［1-4］。功耗成為繼速度、面積后日益關(guān)注的問題，各種低功耗技術(shù)應(yīng)運而生，其中，動態(tài)電壓/頻率調(diào)整(Dynamic Voltage/Frequency Scaling，DVFS)技術(shù)被認為是最有效的低功耗管理方法之一［5］。動態(tài)電壓/頻率調(diào)整技術(shù)的工作原理是根據(jù)器件的工作模式動態(tài)地調(diào)整處理器的工作電壓和頻率，從而有效地控制芯片的功耗［1，6-8］。由于工作頻率發(fā)生了變化，因此需要一個消除時鐘偏差的電路來快速同步系統(tǒng)芯片中每個子系統(tǒng)的時鐘相位［9-10］。鎖相環(huán)(Phase-Locked Loop，PLL)和延時鎖定環(huán)(Delay-Locked Loop，DLL)是2種常用的時鐘同步電路，在不需要對輸入時鐘信號倍頻時，延時鎖定環(huán)由于不累積時鐘抖動而被廣泛地用作系統(tǒng)芯片中的時鐘同步電路以消除時鐘偏差［11-13］。

當(dāng)延時鎖定環(huán)用于采用了動態(tài)電壓/頻率調(diào)整技術(shù)的系統(tǒng)芯片時，必須具備2個條件:(1)寬的工作頻率范圍;(2)快速鎖定，即鎖定時間短［1，6-7］。從電路實現(xiàn)的方式上，可以把延時鎖定環(huán)分為全模擬、全數(shù)字和混合3類［14］。全數(shù)字延時鎖定環(huán)(All Digital Delay-Locked Loop，ADDLL)因具有易于集成、抗工藝、電壓、溫度(Process，Voltage，Temperature，PVT)變化能力強的特點，而更適合用于系統(tǒng)芯片中以消除偏差、同步時鐘信號。全數(shù)字延時鎖定環(huán)根據(jù)搜索算法可以分為3種:(1)采用線性搜索算法，如寄存器控制的延時鎖定環(huán)(Register-controlled Delay-Locked Loop，RDLL)和計數(shù)器控制的延時鎖定環(huán)(Countercontrolled Delay-Locked Loop，CDLL)，鎖定時間隨著控制字位數(shù)的增加成指數(shù)增長;(2)采用閃存架構(gòu)，即時間數(shù)字轉(zhuǎn)換(Time-to-Digital Conversion，TDC)方案，但會占用很大的面積和消耗很大的功耗;(3)采用二元搜索算法(Binary Search Algorithm，BSA)，即逐次逼近寄存器控制方案(Successive Approximation Register-controlled，SAR)。其中，逐次逼近寄存器方案是在考慮復(fù)雜度和鎖定時間折中條件下的最佳方案［12，15］。

在寬工作頻率范圍應(yīng)用時，傳統(tǒng)全數(shù)字逐次逼近寄存器延時鎖定環(huán)存在諧波鎖定，即假鎖和零延時陷阱的問題［1，12，15］。文獻［1，15］提出采用可復(fù)位數(shù)字控制延時線(Resettable Digitally Controlled Delay Line，RDCDL)方案來消除諧波鎖定和零延時陷阱。文獻［1］的延時單元中包含二選一數(shù)據(jù)選擇器，增加了延時線的復(fù)雜度和面積。文獻［15］中的方案需要前置延時單元才能正確地工作，增加了延時線的固有延時，限制了最高工作頻率。本文設(shè)計一種改進的可復(fù)位數(shù)控延時線，在降低面積的同時增大延時鎖定環(huán)的最高工作頻率。

2 系統(tǒng)描述

本文設(shè)計的全數(shù)字逐次逼近寄存器延時鎖定環(huán)的系統(tǒng)框圖如圖1所示?；窘Y(jié)構(gòu)與文獻［1］提出的結(jié)構(gòu)相同，由時序控制電路、基本逐次逼近寄存器控制器［2］、譯碼器、數(shù)據(jù)選擇器、采樣電路和本文提出的改進型可復(fù)位數(shù)控延時線(Digitally Controlled Delay Line，DCDL)組成。

圖1 延時鎖定環(huán)的系統(tǒng)框圖

整個延時鎖定環(huán)系統(tǒng)的工作時序如圖2所示［1］。在開始階段，信號start初始化整個系統(tǒng)。

圖2 延時鎖定環(huán)的工作時序圖

圖2中的所有控制信號由圖3所示的時序控制電路產(chǎn)生［1］。

輸入時鐘信號clkin的3個周期決定1位SAR控制字。在clkin的第1個周期，短脈沖信號clk_edge產(chǎn)生，信號sample_range設(shè)置為高電平“1”。并且，clk_edge進入DCDL中，如果在sample_range的高電平期間，clk_edge沒有到達clkout，說明對應(yīng)的DCDL的延時量過大，需要修改SAR控制字以減少DCDL的延時量。相反，對應(yīng)的SAR控制字將保持不變。在clkin的第2個周期，信號rst_dcdl被置為高電平，對DCDL進行復(fù)位以確保延時線中沒有殘留的clk_edge。若沒有對DCDL進行復(fù)位，殘留的clk_edge會在下一個sample_range的高電平期間出現(xiàn)在clkout，并用于決定下一位SAR控制字，而不能正確反映當(dāng)前clk_edge在DCDL中的狀態(tài)，可能導(dǎo)致錯誤的SAR控制字，因此必須在clkin的第2個周期對DCDL復(fù)位，以清除殘留的clk_edge信號，同時調(diào)整SAR控制字。在第3個clkin周期，SAR控制字有足夠的時間來改變DCDL的延時量。同時在第3個clkin周期的開始處，產(chǎn)生一個短脈沖信號rst_dff用來對采樣電路和時序控制電路的觸發(fā)器進行復(fù)位。每3個clkin周期，重復(fù)一次以上所述過程。

圖3 時序控制電路原理

在clkin的第1個周期時，如果clk_edge出現(xiàn)在clkout，對應(yīng)的SAR控制字保持不變。然后下1位SAR控制字置“1”以增加DCDL的延時量，阻止DLL向著clkin的第1個時鐘上升沿方向鎖定，從而有效地解決零延時陷阱問題。另一方面，在clkin的第1個周期，如果clk_edge沒有出現(xiàn)在clkout處，相應(yīng)位的SAR控制字被復(fù)位，減小DCDL的延時量，因此，可以有效地消除諧波鎖定現(xiàn)象。

圖2中SAR控制字的變化和最基本的傳統(tǒng)SAR的工作原理一樣，只是SAR控制器的時鐘信號clksar的周期是輸入時鐘信號clkin周期的3倍［2］。

3 改進型可復(fù)位數(shù)控延時線

為了消除諧波鎖定和零延時陷阱現(xiàn)象，文獻［1，15］提出了可復(fù)位數(shù)控延時線方案。文獻［1］的可復(fù)位數(shù)控延時線方案如圖4所示，每個延時單元的結(jié)構(gòu)如圖中虛線框內(nèi)所示，由于需要2個二選一數(shù)據(jù)選擇器，增加了芯片面積。

圖4 文獻［1］中的可復(fù)位延時線延時單元

文獻［15］的可復(fù)位延時線方案如圖5所示，輸入時鐘信號clkin需要經(jīng)過前置延時電路后才能進入延時線中，前置延時電路增加了系統(tǒng)的固有延時，限制了系統(tǒng)的最高工作頻率。

圖5 文獻［15］中的可復(fù)位延時線延時單元

為了解決以上2種方案存在的問題，本文設(shè)計了一種改進型可復(fù)位延時線方案，如圖6所示。

圖6 改進型可復(fù)位延時線延時單元

每個延時單元由2個與門和2個或非門組成，如圖6中虛線框內(nèi)所示。信號scode由SAR控制字b［5:0］譯碼而來，當(dāng)scode為高電平時，輸入時鐘信號clkin從該單元進入延時線，并向左傳輸，相反，時鐘信號clkin不從該單元進入延時線。信號rcode={scode［62:0］，1’b0}|{64{rst_dcdl}}，信號 scode_bar=～{scode|{64{rst_dcdl}}}，當(dāng)這2個信號為高電平時，完成DCDL的復(fù)位功能，清楚殘留在DCDL中的clk_edge信號。改進后的延時線既不需要前置延時電路也不需要二選一數(shù)據(jù)選擇器，在提高系統(tǒng)最高工作頻率的同時，減小了芯片面積。

4 仿真結(jié)果與對比

圖1所示的全數(shù)字逐次逼近寄存器延時鎖定環(huán)采用TSMC CMOS 65nm LP工藝標(biāo)準(zhǔn)單元實現(xiàn)，核心電路版圖所占的面積為0．008 1 mm2。版圖后仿真結(jié)果表明其工作頻率范圍為250 MHz～2 GHz，功耗為0．4 mW@2 GHz，整個工作頻率范圍內(nèi)，鎖定時間為18個輸入時鐘周期。圖7所示為輸入時鐘為2 GHz時的鎖定過程。圖8所示為輸入時鐘為250 MHz時的鎖定過程。

圖7 輸入時鐘為2 GHz時系統(tǒng)的鎖定過程

圖8 輸入時鐘為250 MHz時系統(tǒng)的鎖定過程

文獻［1，15］方法與本文方法的性能對比如表1所示，表明本文的設(shè)計在提高最高工作頻率的同時，減少了核心電路版圖所占的面積。

表1 性能對比

5 結(jié)束語

根據(jù)動態(tài)電壓/頻率調(diào)整低功耗SoC中時鐘同步問題的要求，本文提出一種改進型可復(fù)位數(shù)控延時線方法。利用數(shù)字集成電路設(shè)計流程實現(xiàn)了一個寬工作頻率范圍、小面積、無諧波鎖定和解決無零延時陷阱的全數(shù)字逐次逼近寄存器延時鎖定環(huán)。仿真結(jié)果表明，采用該方案的延時鎖定環(huán)能滿足DVFS SoCs的要求。下一步工作方向為加快延時鎖定環(huán)的鎖定速度等。

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