左清清+梁爭爭+鄭毓琦

摘 ?要： 飛控計算機采集飛機上各類傳感器和其他飛行控制系統(tǒng)的輸入信息，分析解算后控制飛行姿態(tài)。頻率信號的采集就是其中重要的數(shù)據(jù)信息類型之一。在此采用可編程芯片F(xiàn)PGA實現(xiàn)將頻率信號轉換為數(shù)字信號的方法。這種設計思想避免了搭建復雜的硬件電路來實現(xiàn)該功能，降低了模塊硬件設計成本，節(jié)省了印制板布局空間，降低了設計復雜度，同時設計該功能的測試接口，以便于該功能故障后能夠準確定位故障源。

關鍵字： 飛控計算機; 頻率信號; FPGA; 飛行姿態(tài)控制

中圖分類號： TN710?34 ? ? ? ? ? ? ? ? ? 文獻標識碼： A ? ? ? ? ? ? ? ? ? ? ? ? ? ?文章編號： 1004?373X（2014）24?0160?03

FPGA based real?time program control counting circuit of frequency signal

ZUO Qing?qing， LANG Zheng?zheng， ZHENG Yu?qi

（AVIC Xian Aeronautical Computing Technique Research Institute， Xian 710065， China）

Abstract： Flight control computer collects the input information from every kind of sensor and other flight control systems， which is analyzed and calculated to control flying attitude. Frequency signal is one of important signals in collected information. The programmable chip FPGA is adopted to realize the frequency signal conversion to digital signal. This design method avoided the building of a complicated hardware circuit for the realization of this function， reduced the hardware module design cost and saved PCB layout space， lowered the design complexity. The test interface of this function was designed to confirm the failure source when the function fault occurred.

Key word： flight control computer; frequency signal; FPGA; flying attitude control

飛行控制計算機是整個飛控系統(tǒng)的核心，同時承擔著飛行控制和導航解算兩大主要任務，它主要采集飛機上各類傳感器和其他飛行控制系統(tǒng)的輸入信息，進行分析解算后對舵機等控制面進行合理的控制，控制飛機飛行姿態(tài)。從傳感器系統(tǒng)中采集到的數(shù)據(jù)很多是頻率信號，因而飛控計算機必須承擔將頻率信號轉換為數(shù)字信號并送給其他系統(tǒng)的功能。為了降低硬件電路設計成本和設計復雜度，減少印制板元器件布局，降低信號布線復雜度，提高頻率信號計數(shù)精度和速度，因而采用邏輯電路實現(xiàn)頻率信號計數(shù)功能。

1 ?硬件電路實現(xiàn)

飛控計算機由中央控制器模塊（CPU模塊）、輸入/輸出接口控制模塊（IOC模塊）、數(shù)據(jù)傳輸處理模塊（1553模塊）、模擬信號處理模塊（AIO模塊）、傳感器信號處理模塊（RUD模塊、CAN模塊、IBE模塊等）、PS模塊組成。由于飛行控制系統(tǒng)是飛機安全的核心系統(tǒng)，因此飛控計算機采用余度容錯技術，保證飛機的飛行安全。

飛控計算機頻率信號采集、計數(shù)、輸出功能在IOC模塊上采用反熔絲FPGA芯片（型號為A1010）和VHDL硬件編程語言實現(xiàn)，計數(shù)結果由CPU模塊讀取。該功能實現(xiàn)包含三部分電路：輸入頻率信號選擇和預處理電路、頻率計數(shù)控制、計數(shù)控制信號產(chǎn)生機理及計數(shù)過程，下面將逐一介紹。

1.1 ?輸入頻率信號選擇和預處理電路

飛控計算機IOC模塊從其他子系統(tǒng)采集到的頻率信號有俯仰信號、橫滾信號、1 800 Hz頻率信號、角速率信號、輪速信號等，由于頻率信號在傳輸過程中衰減，因而在IOC模塊接收端對其進行整形，保證信號完整性。處理電路為：將待轉換頻率信號整形成標準方波信號后，輸入可編程芯片F(xiàn)PGA進行計數(shù)。具體電路見圖1。

從位號為N1的8選1多路選擇器HI1?548選擇一路待計數(shù)頻率信號，地址選擇信號FREQ_SEL（2：0）是CPU模塊發(fā)出的離散量信號。被選擇的頻率信號經(jīng)過位號為N2的比較器LM139（被選頻率信號接比較器負端，電壓值為+0.163 V的參考電壓接比較器正端，該參考電壓由IOC模塊工作電壓+5 V分壓得到），將其負半周信號全部濾除，將其正半周信號轉換成方波信號。輸出方波信號經(jīng)過位號為D1的54HC14反相器，將其更好地整形為標準方波，輸入FPGA編程芯片，進行頻率計數(shù)。

1.2 ?頻率計數(shù)控制

本設計以對1 800 Hz頻率信號進行計數(shù)為例，介紹如何實現(xiàn)計數(shù)功能。計數(shù)器采用16 bit計數(shù)器，選擇2 MHz采樣時鐘（選擇的采樣時鐘頻率必須遠大于待計數(shù)頻率最大值）。寫任意數(shù)據(jù)到IOC模塊的FPGA內(nèi)寄存器地址，啟動頻率計數(shù)過程。計數(shù)控制邏輯中的STRT_TIMER信號有效表示計數(shù)過程開始[1]。 計數(shù)控制邏輯中RST_CNTR信號清除計數(shù)器，并且產(chǎn)生一個門控信號COUNT，該門控信號保持為高，持續(xù)時間為兩個由低到高的待轉換頻率信號（TIMER_IN）的上升沿，剛好是一個完整的待計數(shù)周期。采用16 bit計數(shù)器和2 MHz采樣時鐘對門控信號COUNT進行計數(shù)，得到的值為計數(shù)結果。為了防止計數(shù)器溢出，計數(shù)器值為FF00H時停止計數(shù)[2] 。信號時序關系見圖2。

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圖2 頻率計數(shù)信號時序關系圖

1.3 ?計數(shù)控制信號產(chǎn)生機理及計數(shù)過程

STRT_TIMER信號產(chǎn)生原理：CPU模塊通過系統(tǒng)總線向IOC模塊FPGA內(nèi)寄存器地址寫任意值，啟動頻率計數(shù)功能，啟動信號STRT_TIMER發(fā)出，STRT_TIMER=（！SEL_IOC & ！WR & A15 & A14 & A1 & ！DEN）or（！RST_CNTR & STRT_TIMER）。其中SEL_IOC、WR 、DEN為CPU模塊向IOC模塊發(fā)出的片選信號、寫信號、數(shù)據(jù)總線使能信號，A15、A14、A1選擇FPGA內(nèi)寄存器地址C002H。

16 bit計數(shù)器清零信號RST_CNTR產(chǎn)生原理：頻率計數(shù)采用16 bit計數(shù)器實現(xiàn)，那么在每個計數(shù)任務開始首先需要對計數(shù)器清零，啟動信號STRT_TIMER發(fā)出后（該信號高有效），STRT_TIMER和Timer_IN=0（Timer_IN與2 MHz采樣時鐘同步）啟動測試序列，Timer_IN=0信號同時激活RST_CNTR。該信號產(chǎn)生邏輯如圖3所示[3]。

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圖3 RST_CNTR信號邏輯圖

門控信號COUNT產(chǎn)生原理：門控信號是待轉換頻率信號Timer_IN的一個完整的采樣周期長度。用2 MHz采樣時鐘對門控信號時間長度進行計數(shù)，即可得到計數(shù)值。當RST_CNTR有效時，清除FPGA中的計數(shù)器和STRT_TIMER信號。RST_CNTR=1時狀態(tài)機器[S1，COUNT]被初始化為狀態(tài)[0，0]（圖中R代表RST_CNTR信號，T代表Timer_IN信號），COUNT信號輸出邏輯關系見圖4。產(chǎn)生COUNT門控信號的狀態(tài)機，初始狀態(tài)為[0，1];當Timer_IN變到1時，進入狀態(tài)[0，1];當Timer_IN變到0時，下一狀態(tài)成為[1，1];當Timer_IN又變到1時，下一狀態(tài)成為空閑[1，0];狀態(tài)機保持在空閑狀態(tài)，直到啟動新的計數(shù)周期，COUNT信號狀態(tài)機圖如圖5所示[4]。

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圖4 COUNT門控信號邏輯圖

16 b計數(shù)器實現(xiàn)：2 MHz采樣時鐘對COUNT門控信號進行計數(shù)，16 b計數(shù)器由T觸發(fā)器實現(xiàn)，計數(shù)值達到FF00H時禁止計數(shù)功能，防止計數(shù)器溢出，計數(shù)器見圖6。計數(shù)器得到的值為計數(shù)結果（一個完整的待轉換頻率信號Timer_IN周期計數(shù)值，此例選擇1 800 Hz進行計數(shù)，計數(shù)結果為0457），將計數(shù)結果放至FPGA寄存器地址，CPU模塊可以從該地址中讀取頻率計數(shù)結果，并送至傳感器系統(tǒng)[5]。

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圖5 狀態(tài)機圖[S1，COUNT]

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圖6 16 b計數(shù)器

2 ?測試接口設計

在進行頻率計數(shù)功能、性能設計時，不僅要考慮到功能、性能的實現(xiàn)，同時也要考慮預期設計要求滿足后，如何驗證該功能，甚至于在今后的模塊功能故障隔離過程中，如何能更快、更準確地找出故障源。因而在FPGA邏輯設計時，將計數(shù)控制信號STRT_TIMER（計數(shù)功能啟動信號）、RST_CNTR（復位計數(shù)器信號）、COUNT（門控信號）、RD_TIMER（CPU模塊讀計數(shù)值信號）等關鍵信號引至FPGA管腳，以便在邏輯仿真、調(diào)試或模塊調(diào)試、維修時信號測量，準確定位故障源。采用FPGA設計能夠簡化測試接口，僅需將關注的信號引到芯片管腳上，避免了采用其他硬件電路實現(xiàn)，且不必為印制板走線添加復雜度[6]。

3 ?結 ?語

本文介紹了一種在接口控制模塊上使用預處理電路和FPGA硬件邏輯電路實現(xiàn)頻率信號計數(shù)功能的方法。該方法避免搭建復雜的硬件電路，降低了硬件設計成本和設計復雜度，提高了頻率計數(shù)的精確性。該設計不僅能夠應用于飛控系統(tǒng)的數(shù)據(jù)采集、轉換、計算，也能夠應用于其他需要進行頻率轉換的數(shù)字模塊的設計。為需要實現(xiàn)該功能的模塊設計提供了一種設計思想和設計方法，減少設計成本和時間，提高開發(fā)效率，具有一定的工程實用性。

參考文獻

[1] 李云松，宋瑞，雷杰，等.Xilinx FPGA 設計基礎（VHDL版）[M].西安：西安電子科技大學出版社，2008.

[2] 黃智偉.FPGA系統(tǒng)設計與實踐[M].北京：電子工業(yè)出版社，2005.

[3] 鄭亞民，董曉丹.可編程邏輯器件開發(fā)軟件[M].北京：國防工業(yè)出版社，2006.

[4] 王金明.Verilog HDL程序設計教程[M].北京：人民郵電出版社，2004.

[5] 劉玲，胡永生.數(shù)字信號處理的FPGA實現(xiàn)[M].北京：清華大學出版社，2003.

[6] Altera. Cyclone datasheet [EB/OL]. [2011?03?20]. http：//www.eetrend.com/da...00022669.

本設計以對1 800 Hz頻率信號進行計數(shù)為例，介紹如何實現(xiàn)計數(shù)功能。計數(shù)器采用16 bit計數(shù)器，選擇2 MHz采樣時鐘（選擇的采樣時鐘頻率必須遠大于待計數(shù)頻率最大值）。寫任意數(shù)據(jù)到IOC模塊的FPGA內(nèi)寄存器地址，啟動頻率計數(shù)過程。計數(shù)控制邏輯中的STRT_TIMER信號有效表示計數(shù)過程開始[1]。 計數(shù)控制邏輯中RST_CNTR信號清除計數(shù)器，并且產(chǎn)生一個門控信號COUNT，該門控信號保持為高，持續(xù)時間為兩個由低到高的待轉換頻率信號（TIMER_IN）的上升沿，剛好是一個完整的待計數(shù)周期。采用16 bit計數(shù)器和2 MHz采樣時鐘對門控信號COUNT進行計數(shù)，得到的值為計數(shù)結果。為了防止計數(shù)器溢出，計數(shù)器值為FF00H時停止計數(shù)[2] 。信號時序關系見圖2。

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圖2 頻率計數(shù)信號時序關系圖

1.3 ?計數(shù)控制信號產(chǎn)生機理及計數(shù)過程

STRT_TIMER信號產(chǎn)生原理：CPU模塊通過系統(tǒng)總線向IOC模塊FPGA內(nèi)寄存器地址寫任意值，啟動頻率計數(shù)功能，啟動信號STRT_TIMER發(fā)出，STRT_TIMER=（！SEL_IOC & ！WR & A15 & A14 & A1 & ！DEN）or（！RST_CNTR & STRT_TIMER）。其中SEL_IOC、WR 、DEN為CPU模塊向IOC模塊發(fā)出的片選信號、寫信號、數(shù)據(jù)總線使能信號，A15、A14、A1選擇FPGA內(nèi)寄存器地址C002H。

16 bit計數(shù)器清零信號RST_CNTR產(chǎn)生原理：頻率計數(shù)采用16 bit計數(shù)器實現(xiàn)，那么在每個計數(shù)任務開始首先需要對計數(shù)器清零，啟動信號STRT_TIMER發(fā)出后（該信號高有效），STRT_TIMER和Timer_IN=0（Timer_IN與2 MHz采樣時鐘同步）啟動測試序列，Timer_IN=0信號同時激活RST_CNTR。該信號產(chǎn)生邏輯如圖3所示[3]。

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圖3 RST_CNTR信號邏輯圖

門控信號COUNT產(chǎn)生原理：門控信號是待轉換頻率信號Timer_IN的一個完整的采樣周期長度。用2 MHz采樣時鐘對門控信號時間長度進行計數(shù)，即可得到計數(shù)值。當RST_CNTR有效時，清除FPGA中的計數(shù)器和STRT_TIMER信號。RST_CNTR=1時狀態(tài)機器[S1，COUNT]被初始化為狀態(tài)[0，0]（圖中R代表RST_CNTR信號，T代表Timer_IN信號），COUNT信號輸出邏輯關系見圖4。產(chǎn)生COUNT門控信號的狀態(tài)機，初始狀態(tài)為[0，1];當Timer_IN變到1時，進入狀態(tài)[0，1];當Timer_IN變到0時，下一狀態(tài)成為[1，1];當Timer_IN又變到1時，下一狀態(tài)成為空閑[1，0];狀態(tài)機保持在空閑狀態(tài)，直到啟動新的計數(shù)周期，COUNT信號狀態(tài)機圖如圖5所示[4]。

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圖4 COUNT門控信號邏輯圖

16 b計數(shù)器實現(xiàn)：2 MHz采樣時鐘對COUNT門控信號進行計數(shù)，16 b計數(shù)器由T觸發(fā)器實現(xiàn)，計數(shù)值達到FF00H時禁止計數(shù)功能，防止計數(shù)器溢出，計數(shù)器見圖6。計數(shù)器得到的值為計數(shù)結果（一個完整的待轉換頻率信號Timer_IN周期計數(shù)值，此例選擇1 800 Hz進行計數(shù)，計數(shù)結果為0457），將計數(shù)結果放至FPGA寄存器地址，CPU模塊可以從該地址中讀取頻率計數(shù)結果，并送至傳感器系統(tǒng)[5]。

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圖5 狀態(tài)機圖[S1，COUNT]

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圖6 16 b計數(shù)器

2 ?測試接口設計

在進行頻率計數(shù)功能、性能設計時，不僅要考慮到功能、性能的實現(xiàn)，同時也要考慮預期設計要求滿足后，如何驗證該功能，甚至于在今后的模塊功能故障隔離過程中，如何能更快、更準確地找出故障源。因而在FPGA邏輯設計時，將計數(shù)控制信號STRT_TIMER（計數(shù)功能啟動信號）、RST_CNTR（復位計數(shù)器信號）、COUNT（門控信號）、RD_TIMER（CPU模塊讀計數(shù)值信號）等關鍵信號引至FPGA管腳，以便在邏輯仿真、調(diào)試或模塊調(diào)試、維修時信號測量，準確定位故障源。采用FPGA設計能夠簡化測試接口，僅需將關注的信號引到芯片管腳上，避免了采用其他硬件電路實現(xiàn)，且不必為印制板走線添加復雜度[6]。

3 ?結 ?語

本文介紹了一種在接口控制模塊上使用預處理電路和FPGA硬件邏輯電路實現(xiàn)頻率信號計數(shù)功能的方法。該方法避免搭建復雜的硬件電路，降低了硬件設計成本和設計復雜度，提高了頻率計數(shù)的精確性。該設計不僅能夠應用于飛控系統(tǒng)的數(shù)據(jù)采集、轉換、計算，也能夠應用于其他需要進行頻率轉換的數(shù)字模塊的設計。為需要實現(xiàn)該功能的模塊設計提供了一種設計思想和設計方法，減少設計成本和時間，提高開發(fā)效率，具有一定的工程實用性。

參考文獻

[1] 李云松，宋瑞，雷杰，等.Xilinx FPGA 設計基礎（VHDL版）[M].西安：西安電子科技大學出版社，2008.

[2] 黃智偉.FPGA系統(tǒng)設計與實踐[M].北京：電子工業(yè)出版社，2005.

[3] 鄭亞民，董曉丹.可編程邏輯器件開發(fā)軟件[M].北京：國防工業(yè)出版社，2006.

[4] 王金明.Verilog HDL程序設計教程[M].北京：人民郵電出版社，2004.

[5] 劉玲，胡永生.數(shù)字信號處理的FPGA實現(xiàn)[M].北京：清華大學出版社，2003.

[6] Altera. Cyclone datasheet [EB/OL]. [2011?03?20]. http：//www.eetrend.com/da...00022669.

本設計以對1 800 Hz頻率信號進行計數(shù)為例，介紹如何實現(xiàn)計數(shù)功能。計數(shù)器采用16 bit計數(shù)器，選擇2 MHz采樣時鐘（選擇的采樣時鐘頻率必須遠大于待計數(shù)頻率最大值）。寫任意數(shù)據(jù)到IOC模塊的FPGA內(nèi)寄存器地址，啟動頻率計數(shù)過程。計數(shù)控制邏輯中的STRT_TIMER信號有效表示計數(shù)過程開始[1]。 計數(shù)控制邏輯中RST_CNTR信號清除計數(shù)器，并且產(chǎn)生一個門控信號COUNT，該門控信號保持為高，持續(xù)時間為兩個由低到高的待轉換頻率信號（TIMER_IN）的上升沿，剛好是一個完整的待計數(shù)周期。采用16 bit計數(shù)器和2 MHz采樣時鐘對門控信號COUNT進行計數(shù)，得到的值為計數(shù)結果。為了防止計數(shù)器溢出，計數(shù)器值為FF00H時停止計數(shù)[2] 。信號時序關系見圖2。

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圖2 頻率計數(shù)信號時序關系圖

1.3 ?計數(shù)控制信號產(chǎn)生機理及計數(shù)過程

STRT_TIMER信號產(chǎn)生原理：CPU模塊通過系統(tǒng)總線向IOC模塊FPGA內(nèi)寄存器地址寫任意值，啟動頻率計數(shù)功能，啟動信號STRT_TIMER發(fā)出，STRT_TIMER=（！SEL_IOC & ！WR & A15 & A14 & A1 & ！DEN）or（！RST_CNTR & STRT_TIMER）。其中SEL_IOC、WR 、DEN為CPU模塊向IOC模塊發(fā)出的片選信號、寫信號、數(shù)據(jù)總線使能信號，A15、A14、A1選擇FPGA內(nèi)寄存器地址C002H。

16 bit計數(shù)器清零信號RST_CNTR產(chǎn)生原理：頻率計數(shù)采用16 bit計數(shù)器實現(xiàn)，那么在每個計數(shù)任務開始首先需要對計數(shù)器清零，啟動信號STRT_TIMER發(fā)出后（該信號高有效），STRT_TIMER和Timer_IN=0（Timer_IN與2 MHz采樣時鐘同步）啟動測試序列，Timer_IN=0信號同時激活RST_CNTR。該信號產(chǎn)生邏輯如圖3所示[3]。

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圖3 RST_CNTR信號邏輯圖

門控信號COUNT產(chǎn)生原理：門控信號是待轉換頻率信號Timer_IN的一個完整的采樣周期長度。用2 MHz采樣時鐘對門控信號時間長度進行計數(shù)，即可得到計數(shù)值。當RST_CNTR有效時，清除FPGA中的計數(shù)器和STRT_TIMER信號。RST_CNTR=1時狀態(tài)機器[S1，COUNT]被初始化為狀態(tài)[0，0]（圖中R代表RST_CNTR信號，T代表Timer_IN信號），COUNT信號輸出邏輯關系見圖4。產(chǎn)生COUNT門控信號的狀態(tài)機，初始狀態(tài)為[0，1];當Timer_IN變到1時，進入狀態(tài)[0，1];當Timer_IN變到0時，下一狀態(tài)成為[1，1];當Timer_IN又變到1時，下一狀態(tài)成為空閑[1，0];狀態(tài)機保持在空閑狀態(tài)，直到啟動新的計數(shù)周期，COUNT信號狀態(tài)機圖如圖5所示[4]。

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圖4 COUNT門控信號邏輯圖

16 b計數(shù)器實現(xiàn)：2 MHz采樣時鐘對COUNT門控信號進行計數(shù)，16 b計數(shù)器由T觸發(fā)器實現(xiàn)，計數(shù)值達到FF00H時禁止計數(shù)功能，防止計數(shù)器溢出，計數(shù)器見圖6。計數(shù)器得到的值為計數(shù)結果（一個完整的待轉換頻率信號Timer_IN周期計數(shù)值，此例選擇1 800 Hz進行計數(shù)，計數(shù)結果為0457），將計數(shù)結果放至FPGA寄存器地址，CPU模塊可以從該地址中讀取頻率計數(shù)結果，并送至傳感器系統(tǒng)[5]。

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圖5 狀態(tài)機圖[S1，COUNT]

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圖6 16 b計數(shù)器

2 ?測試接口設計

在進行頻率計數(shù)功能、性能設計時，不僅要考慮到功能、性能的實現(xiàn)，同時也要考慮預期設計要求滿足后，如何驗證該功能，甚至于在今后的模塊功能故障隔離過程中，如何能更快、更準確地找出故障源。因而在FPGA邏輯設計時，將計數(shù)控制信號STRT_TIMER（計數(shù)功能啟動信號）、RST_CNTR（復位計數(shù)器信號）、COUNT（門控信號）、RD_TIMER（CPU模塊讀計數(shù)值信號）等關鍵信號引至FPGA管腳，以便在邏輯仿真、調(diào)試或模塊調(diào)試、維修時信號測量，準確定位故障源。采用FPGA設計能夠簡化測試接口，僅需將關注的信號引到芯片管腳上，避免了采用其他硬件電路實現(xiàn)，且不必為印制板走線添加復雜度[6]。

3 ?結 ?語

本文介紹了一種在接口控制模塊上使用預處理電路和FPGA硬件邏輯電路實現(xiàn)頻率信號計數(shù)功能的方法。該方法避免搭建復雜的硬件電路，降低了硬件設計成本和設計復雜度，提高了頻率計數(shù)的精確性。該設計不僅能夠應用于飛控系統(tǒng)的數(shù)據(jù)采集、轉換、計算，也能夠應用于其他需要進行頻率轉換的數(shù)字模塊的設計。為需要實現(xiàn)該功能的模塊設計提供了一種設計思想和設計方法，減少設計成本和時間，提高開發(fā)效率，具有一定的工程實用性。

參考文獻

[1] 李云松，宋瑞，雷杰，等.Xilinx FPGA 設計基礎（VHDL版）[M].西安：西安電子科技大學出版社，2008.

[2] 黃智偉.FPGA系統(tǒng)設計與實踐[M].北京：電子工業(yè)出版社，2005.

[3] 鄭亞民，董曉丹.可編程邏輯器件開發(fā)軟件[M].北京：國防工業(yè)出版社，2006.

[4] 王金明.Verilog HDL程序設計教程[M].北京：人民郵電出版社，2004.

[5] 劉玲，胡永生.數(shù)字信號處理的FPGA實現(xiàn)[M].北京：清華大學出版社，2003.

[6] Altera. Cyclone datasheet [EB/OL]. [2011?03?20]. http：//www.eetrend.com/da...00022669.