姜守達(dá),鄧舒予,魏長安

摘 ?要： 哈爾濱工業(yè)大學(xué)自動(dòng)化測試與控制研究所研發(fā)了試驗(yàn)和訓(xùn)練體系結(jié)構(gòu)HIT?TENA平臺(tái)，用于搭建虛擬試驗(yàn)系統(tǒng)；為了將靶場實(shí)物資源接入該系統(tǒng)，研制了基于PCI總線和1553B總線的協(xié)議轉(zhuǎn)換模塊。采用DSP+FPGA的硬件結(jié)構(gòu)，利用FPGA實(shí)現(xiàn)了并行協(xié)議幀頭識(shí)別，利用DSP實(shí)現(xiàn)了協(xié)議轉(zhuǎn)換。測試表明，該模塊能完成協(xié)議轉(zhuǎn)換，并將延時(shí)降低到1 ms以內(nèi)，解決了試驗(yàn)設(shè)備接入虛擬試驗(yàn)系統(tǒng)時(shí)轉(zhuǎn)換效率低下、延時(shí)較大等問題。

關(guān)鍵詞： 虛擬試驗(yàn)系統(tǒng)； 1553B； 協(xié)議識(shí)別； 協(xié)議轉(zhuǎn)換

中圖分類號(hào)： TN91?34 ? ? ? ? ? ? ? ? ? ? ? ? ?文獻(xiàn)標(biāo)識(shí)碼： A ? ? ? ? ? ? ? ? ? ? ? ?文章編號(hào)： 1004?373X（2014）23?0100?04

Development of protocol conversion module for virtual test system

JIANG Shou?da， DENG Shu?yu， WEI Chang?an

（Department of Automatic Test and Control， Harbin Institute of Technology， Harbin 150001， China）

Abstract： A testing and training architecture HIT?TENA platform was developed by Automatic Test and Control Institute of Harbin Institute of Technology to establish virtual test system. In order to connect the testing resourse in the system， a protocol conversion module based on PCI bus and 1553B bus was designed. The logic of 1553B protocol and concurrent protocol identification were achieved on the basis of hardware structure with DSP + FPGA and FPGA. The DSP is used to realize the protocol conversion. The testing result shows the the module can perform the function of protocol conversion and reduce the delay to 1 ms. It solves the problem of low efficiency and long delay occurred when the test equipments join up with virtual test system.

Keywords： virtual test system； 1553B； protocol identification； protocol conversion

0 ?引 ?言

試驗(yàn)與訓(xùn)練使能體系結(jié)構(gòu)（Test and Training Enabling Architecture，TENA）是美國國防部針對(duì)試驗(yàn)和訓(xùn)練領(lǐng)域的需求，為促進(jìn)各試驗(yàn)靶場、設(shè)施、實(shí)驗(yàn)室和各種仿真建?；顒?dòng)之間的共享、重用、互操作和可組合而開發(fā)的測試訓(xùn)練體系結(jié)構(gòu)。TENA專門針對(duì)試驗(yàn)訓(xùn)練領(lǐng)域的特點(diǎn)進(jìn)行開發(fā)，并針對(duì)試驗(yàn)與訓(xùn)練領(lǐng)域的特定需求進(jìn)行擴(kuò)展，提供了試驗(yàn)和訓(xùn)練所需的更多特定功能[1]。

哈工大測控所在研究和學(xué)習(xí)美軍TENA體系結(jié)構(gòu)的基礎(chǔ)上，針對(duì)靶場試驗(yàn)領(lǐng)域的特殊需求，結(jié)合目前國內(nèi)試驗(yàn)與訓(xùn)練領(lǐng)域建設(shè)的現(xiàn)狀，提出一種試驗(yàn)和訓(xùn)練體系結(jié)構(gòu)，即HIT?TENA平臺(tái)。HIT?TENA平臺(tái)通過整合各種試驗(yàn)與訓(xùn)練資源，能夠快速構(gòu)建虛擬試驗(yàn)系統(tǒng)，引導(dǎo)靶場試驗(yàn)由“任務(wù)驅(qū)動(dòng)型”向“能力建設(shè)型”轉(zhuǎn)變[2]。但是，國內(nèi)靶場中還存在大量采用硬件協(xié)議的實(shí)物資源設(shè)備，而虛擬試驗(yàn)系統(tǒng)采用名為HIT?TENA對(duì)象模型的專用協(xié)議進(jìn)行通信，硬件協(xié)議和對(duì)象模型之間不能兼容，因此需要人工開發(fā)專用接口網(wǎng)關(guān)才能實(shí)現(xiàn)和虛擬試驗(yàn)系統(tǒng)之間的通信。由于上位機(jī)操作系統(tǒng)的非實(shí)時(shí)性，實(shí)物資源通過接口網(wǎng)關(guān)接入試驗(yàn)系統(tǒng)時(shí)會(huì)產(chǎn)生不穩(wěn)定的時(shí)間延遲，同時(shí)隨著武器裝備復(fù)雜性的日漸提高，上述模式存在開發(fā)周期長、網(wǎng)關(guān)軟件測試難度大以及可靠性差等缺點(diǎn)，造成虛擬試驗(yàn)系統(tǒng)搭建周期長、費(fèi)用高和風(fēng)險(xiǎn)大等問題。

為了解決上述問題，本文創(chuàng)新性地提出一種在硬件設(shè)備內(nèi)進(jìn)行協(xié)議轉(zhuǎn)換的方案。該設(shè)備具有靶場實(shí)物資源常用硬件接口1553B總線接口及用于連接上位機(jī)的PCI接口，用戶只需提前定義對(duì)象協(xié)議對(duì)應(yīng)關(guān)系并加載到模塊內(nèi)即可實(shí)現(xiàn)HIT?TENA對(duì)象模型和硬件協(xié)議之間的快速轉(zhuǎn)換。研制虛擬試驗(yàn)系統(tǒng)協(xié)議轉(zhuǎn)換模塊（以下簡稱協(xié)議轉(zhuǎn)換模塊），對(duì)于支持不同實(shí)物資源快速接入虛擬試驗(yàn)系統(tǒng)參與虛擬仿真試驗(yàn)，保障高性能試驗(yàn)設(shè)備的實(shí)時(shí)性，將起到非常重要的作用。

1 ?總體方案設(shè)計(jì)

HIT?TENA平臺(tái)搭建的虛擬試驗(yàn)系統(tǒng)由多臺(tái)計(jì)算機(jī)或?qū)嵨镔Y源通過以太網(wǎng)連接組成，每臺(tái)計(jì)算機(jī)都獨(dú)立作為一個(gè)節(jié)點(diǎn)加入系統(tǒng)。而實(shí)物資源因?yàn)榻涌诓煌覀鬏攨f(xié)議不兼容，不能直接接入系統(tǒng)，需要通過協(xié)議轉(zhuǎn)換模塊才能參與虛擬仿真試驗(yàn)。

根據(jù)協(xié)議轉(zhuǎn)換模塊的功能要求，設(shè)備應(yīng)當(dāng)通過PCI接口連接上位機(jī)，并可通過1553B總線接口與實(shí)物資源通信。板上還應(yīng)該具有處理器資源和邏輯陣列器件，用于控制數(shù)據(jù)傳輸，并完成協(xié)議轉(zhuǎn)換。經(jīng)過需求分析及對(duì)多個(gè)可行方案的比較，選擇采用DSP+FPGA的硬件核心架構(gòu)實(shí)現(xiàn)協(xié)議轉(zhuǎn)換模塊。為了節(jié)約成本，不再新開發(fā)硬件板卡，而是采用實(shí)驗(yàn)室已開發(fā)的PCI?1553B通信板[3]。

PCI?1553B通信板是哈工大測控所自行開發(fā)用于組建1553B總線產(chǎn)品仿真和測試系統(tǒng)的通信模塊，它的控制器采用TI公司的高速DSP TMS320DM642。這款芯片內(nèi)部集成了PCI2.2協(xié)議模塊，支持PCI主從協(xié)議的DMA數(shù)據(jù)傳輸[4]。相較于采用專用芯片或FPGA等方式實(shí)現(xiàn)PCI協(xié)議，這種方法開發(fā)方式簡單，成本低[5]。FPGA選用Altera公司Cyclone Ⅲ系列的EP3C55型芯片[6]，并通過FPGA邏輯實(shí)現(xiàn)傳輸速率為1 Mb/s的1553B的接口協(xié)議模塊 [7]。在PCI?1553B通信板已經(jīng)實(shí)現(xiàn)1553B總線和PCI總線兩個(gè)通信接口的基礎(chǔ)上，設(shè)計(jì)協(xié)議轉(zhuǎn)換模塊總體框圖如圖1所示。在板卡內(nèi)開發(fā)協(xié)議識(shí)別模塊和協(xié)議編解碼模塊，實(shí)現(xiàn)設(shè)備最主要的協(xié)議轉(zhuǎn)換功能。

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圖1 總體方案框圖

實(shí)物資源通過1553B總線將數(shù)據(jù)傳輸給模塊板卡，傳入?yún)f(xié)議識(shí)別模塊進(jìn)行協(xié)議類型識(shí)別，得到該硬件協(xié)議的協(xié)議號(hào)。在FPGA內(nèi)進(jìn)行協(xié)議類型識(shí)別，可實(shí)現(xiàn)多個(gè)協(xié)議幀頭的并行識(shí)別，極大地提高了實(shí)時(shí)性。DSP內(nèi)的協(xié)議編解碼模塊從協(xié)議識(shí)別模塊中讀取實(shí)物資源發(fā)送的數(shù)據(jù)并識(shí)別得到的協(xié)議號(hào)；通過協(xié)議號(hào)查找用戶事先定義的對(duì)象協(xié)議對(duì)應(yīng)關(guān)系，將硬件協(xié)議快速轉(zhuǎn)換為HIT?TENA資源對(duì)象；再通過PCI接口將數(shù)據(jù)發(fā)送給上位機(jī)，接入虛擬仿真試驗(yàn)系統(tǒng)。

2 ?協(xié)議識(shí)別模塊設(shè)計(jì)

協(xié)議識(shí)別模塊是協(xié)議轉(zhuǎn)換的重要模塊，它對(duì)經(jīng)過1553B協(xié)議通信模塊解析的數(shù)據(jù)進(jìn)行協(xié)議類型識(shí)別。通過對(duì)事先存入的協(xié)議幀頭與接收數(shù)據(jù)按字節(jié)進(jìn)行比對(duì)，得到源數(shù)據(jù)所屬協(xié)議的協(xié)議號(hào)，為下一步的協(xié)議轉(zhuǎn)換提供索引[8]。在FPGA里面進(jìn)行協(xié)議類型識(shí)別，可以實(shí)現(xiàn)多個(gè)協(xié)議幀頭的并行識(shí)別，在該設(shè)計(jì)中，最大可支持64種協(xié)議，比起在DSP內(nèi)進(jìn)行串行識(shí)別，極大地減少所需時(shí)間，提高了實(shí)時(shí)性[9]。

協(xié)議識(shí)別模塊的核心構(gòu)成是協(xié)議識(shí)別單元，其功能框圖如圖2所示。它主要由比對(duì)單元、數(shù)據(jù)拆分單元、字節(jié)計(jì)數(shù)器、協(xié)議幀頭存儲(chǔ)區(qū)、完成信號(hào)生成單元5個(gè)部分構(gòu)成。

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圖2 協(xié)議識(shí)別單元功能框圖

數(shù)據(jù)拆分單元的功能是對(duì)傳輸進(jìn)協(xié)議識(shí)別單元的數(shù)據(jù)進(jìn)行拆分。1553B協(xié)議解析得到的數(shù)據(jù)data長度為16位，而一般采用的協(xié)議幀頭每個(gè)幀頭數(shù)據(jù)都為字節(jié)長度，因此需要通過數(shù)據(jù)拆分單元將數(shù)據(jù)拆為單個(gè)字節(jié)byte，方便進(jìn)行識(shí)別。

協(xié)議幀頭存儲(chǔ)區(qū)用于存儲(chǔ)一種協(xié)議的全部幀頭內(nèi)容，存儲(chǔ)區(qū)第一個(gè)字節(jié)用于存儲(chǔ)該幀頭的長度fhlength，接下來的空間按順序存儲(chǔ)幀頭數(shù)據(jù)fheader。字節(jié)計(jì)數(shù)器以字節(jié)為單位對(duì)接收數(shù)據(jù)包進(jìn)行計(jì)數(shù)，每到來一個(gè)新數(shù)據(jù)，計(jì)數(shù)器值cnt加1。

比對(duì)單元是協(xié)議識(shí)別單元的最基本組成元件，它對(duì)輸出的兩個(gè)字節(jié)數(shù)據(jù)進(jìn)行比對(duì)，在內(nèi)部寄存器保存比對(duì)結(jié)果result并輸出。當(dāng)一個(gè)新的數(shù)據(jù)data到來時(shí)，前段邏輯會(huì)同時(shí)生成一個(gè)開始信號(hào)start，字節(jié)計(jì)數(shù)器接收到這個(gè)信號(hào)后，計(jì)數(shù)值cnt加1，然后發(fā)送給協(xié)議幀頭存儲(chǔ)器；協(xié)議幀頭存儲(chǔ)器將第cnt個(gè)幀頭數(shù)據(jù)fheader發(fā)送給比對(duì)單元。比對(duì)單元對(duì)byte和fheader進(jìn)行比對(duì)，若數(shù)據(jù)不同，則將結(jié)果寄存器值賦0，輸出0；若兩數(shù)據(jù)相同，則結(jié)果寄存器值為1，且輸出1。這樣保證了接收到的數(shù)據(jù)必須每個(gè)字節(jié)都與協(xié)議幀頭相同，比對(duì)單元才能輸出有效結(jié)果。

完成信號(hào)生成單元讀取比對(duì)單元的輸出結(jié)果result、計(jì)數(shù)值cnt和幀頭長度fhlength。當(dāng)result為0時(shí)，說明識(shí)別失敗，生成結(jié)束信號(hào)finish，識(shí)別成功信號(hào)succeed為無效；當(dāng)result為1且cnt值和fhlength值相同時(shí)，說明識(shí)別成功，生成結(jié)束信號(hào)finish，同時(shí)產(chǎn)生一個(gè)時(shí)鐘高電平的識(shí)別成功信號(hào)succeed。

協(xié)議識(shí)別模塊主要由協(xié)議識(shí)別單元陣列和協(xié)議號(hào)生成單元組成，其總體框圖見圖3。

單個(gè)協(xié)議識(shí)別單元只能完成一種協(xié)議的識(shí)別，而64個(gè)協(xié)議識(shí)別單元組成協(xié)議識(shí)別陣列便能完成最多64種協(xié)議的識(shí)別，大大提高了協(xié)議識(shí)別速度。當(dāng)所有協(xié)議識(shí)別單元都完成識(shí)別后，協(xié)議識(shí)別陣列輸出各64位的結(jié)束信號(hào)finish和識(shí)別成功信號(hào)succeed。

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圖3 協(xié)議識(shí)別模塊總體框圖

協(xié)議號(hào)生成單元接收協(xié)議識(shí)別陣列輸出的finish信號(hào)和succeed信號(hào)，根據(jù)這兩個(gè)信號(hào)進(jìn)行協(xié)議號(hào)判斷。協(xié)議號(hào)生成單元對(duì)finish的64位元素進(jìn)行全與處理，若結(jié)果為1，說明協(xié)議識(shí)別陣列已完成協(xié)議識(shí)別。然后對(duì)succeed信號(hào)的64位元素進(jìn)行全或處理，若結(jié)果為0，說明匹配失敗，無法識(shí)別數(shù)據(jù)的協(xié)議；若結(jié)果為1，說明匹配成功。因?yàn)槊總€(gè)協(xié)議識(shí)別單元產(chǎn)生的succeed信號(hào)只持續(xù)一個(gè)時(shí)鐘，此時(shí)只有成功識(shí)別出數(shù)據(jù)協(xié)議的協(xié)議識(shí)別單元輸出的succeed信號(hào)才為有效，所以對(duì)64位succeed信號(hào)進(jìn)行按位查詢，得到第[k]位值為1，[k]即為接收數(shù)據(jù)對(duì)應(yīng)的協(xié)議號(hào)，將其存入pro_id寄存器中，同時(shí)產(chǎn)生pause信號(hào)通知DSP來讀取協(xié)議號(hào)。

3 ?協(xié)議編解碼模塊設(shè)計(jì)

協(xié)議轉(zhuǎn)換模塊是資源接入設(shè)備的核心部分，其功能是快速完成虛擬試驗(yàn)系統(tǒng)的對(duì)象模型和實(shí)物資源的硬件協(xié)議之間的相互轉(zhuǎn)換。轉(zhuǎn)換實(shí)現(xiàn)的具體過程就是根據(jù)源協(xié)議格式對(duì)數(shù)據(jù)進(jìn)行解碼，再根據(jù)目的協(xié)議對(duì)數(shù)據(jù)進(jìn)行編碼。對(duì)于待轉(zhuǎn)換的數(shù)據(jù)包，首先根據(jù)源協(xié)議號(hào)從事先加載的協(xié)議描述文件中定位源協(xié)議描述內(nèi)容和其對(duì)應(yīng)的目的協(xié)議號(hào)，根據(jù)源協(xié)議的格式從數(shù)據(jù)包中解碼出所需要的有效元素值集合；再根據(jù)目的協(xié)議號(hào)查詢目的協(xié)議描述內(nèi)容，按照該內(nèi)容信息，從解碼得到的元素值集合進(jìn)行元素值提取、函數(shù)處理、幀頭幀尾封裝等編碼操作，得到目的協(xié)議數(shù)據(jù)包[10]。整個(gè)過程如圖4所示。

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圖4 協(xié)議轉(zhuǎn)換示意圖

因?yàn)橛布?yīng)用協(xié)議和資源對(duì)象的相互轉(zhuǎn)換是兩個(gè)不同的操作，所以上下行兩個(gè)協(xié)議轉(zhuǎn)換在兩個(gè)不同的轉(zhuǎn)換單元中進(jìn)行[11]，其流程示意圖如圖5所示。

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圖5 上下行協(xié)議轉(zhuǎn)換流程示意圖

上行協(xié)議轉(zhuǎn)換過程如圖5（a）所示，是將實(shí)物資源上傳的數(shù)據(jù)包從硬件協(xié)議格式轉(zhuǎn)換為虛擬試驗(yàn)系統(tǒng)上應(yīng)用的的對(duì)象模型。協(xié)議轉(zhuǎn)換模塊的FPGA完成協(xié)議識(shí)別后，以中斷模式通知DSP，DSP激活上行協(xié)議轉(zhuǎn)換單元讀取識(shí)別得到的源協(xié)議號(hào)，并從FPGA內(nèi)的存儲(chǔ)器讀取接收到的數(shù)據(jù)包，然后存儲(chǔ)到源協(xié)議數(shù)據(jù)存儲(chǔ)區(qū)中。開始協(xié)議轉(zhuǎn)換后，首先將源協(xié)議數(shù)據(jù)存儲(chǔ)區(qū)中的數(shù)據(jù)進(jìn)行初步解析得到元素值集合，然后從元素值中先后提取出對(duì)象模型需要的必選元素和可選元素，將它們按照在協(xié)議描述信息中的索引號(hào)排列順序存儲(chǔ)，并對(duì)有函數(shù)處理要求的元素進(jìn)行相應(yīng)處理。函數(shù)處理完成后，將緩存區(qū)的數(shù)據(jù)包內(nèi)容拷貝至對(duì)象模型的實(shí)例化區(qū)域，然后通知上位機(jī)協(xié)議轉(zhuǎn)換完成，等待上位機(jī)讀取對(duì)象模型數(shù)據(jù)。

下行協(xié)議轉(zhuǎn)換過程如圖5（b）所示，是將對(duì)象模型轉(zhuǎn)換為硬件協(xié)議數(shù)據(jù)包。當(dāng)虛擬試驗(yàn)系統(tǒng)中有對(duì)象模型更新時(shí)，平臺(tái)將新的對(duì)象數(shù)據(jù)打包發(fā)送給協(xié)議轉(zhuǎn)換模塊，模塊接收到數(shù)據(jù)后啟動(dòng)協(xié)議轉(zhuǎn)換。下行協(xié)議轉(zhuǎn)換單元先讀取對(duì)象的對(duì)象號(hào)，然后定位對(duì)象的協(xié)議描述信息和對(duì)象的實(shí)例化區(qū)域。為了對(duì)對(duì)象數(shù)據(jù)進(jìn)行緩存，下行協(xié)議轉(zhuǎn)換單元中也申請一定大小的緩沖區(qū)，按照硬件協(xié)議格式從緩沖區(qū)數(shù)據(jù)中解析元素，并進(jìn)行函數(shù)處理。為了方便向?qū)嵨镔Y源輸出數(shù)據(jù)包，下行協(xié)議轉(zhuǎn)換線程中生成硬件協(xié)議數(shù)據(jù)包時(shí)，首先生成必選元素，然后再生成可選元素，這些元素依次排列，而不嚴(yán)格按照在協(xié)議描述信息中的索引號(hào)排列。

4 ?測試結(jié)果

首先對(duì)協(xié)議轉(zhuǎn)換的功能進(jìn)行測試，為了測試上行編解碼單元和下行編解碼單元的功能，設(shè)計(jì)了4條協(xié)議（A，B，C，D）用于測試。其中A和B為硬件協(xié)議，有幀頭和幀尾，用于協(xié)議識(shí)別；C和D為HIT?TENA對(duì)象模型，沒有幀頭和幀尾。A和C，B和D分別為對(duì)應(yīng)關(guān)系的協(xié)議。它們的格式定義如表1～表4所示。

表1 協(xié)議A的格式定義

[屬性元素＼&；數(shù)據(jù)類型＼&；函數(shù)處理＼&；對(duì)應(yīng)屬性＼&；幀頭＼&；ProtoA＼&；-＼&；-＼&；1＼&；double＼&；-＼&；-＼&；2＼&；double＼&；-＼&；-＼&；3＼&；char＼&；-＼&；-＼&；幀尾＼&；End＼&；-＼&；-＼&；]

表2 協(xié)議B的格式定義

[屬性元素＼&；數(shù)據(jù)類型＼&；函數(shù)處理＼&；對(duì)應(yīng)屬性＼&；幀頭＼&；ProtoB＼&；-＼&；-＼&；1＼&；double＼&；DIRECT＼&；2＼&；2＼&；double＼&；ADD2＼&；1，4＼&；3＼&；double＼&；DIRECT＼&；3＼&；幀尾＼&；End＼&；-＼&；-＼&；]

表3 協(xié)議C的格式定義

[屬性元素＼&；數(shù)據(jù)類型＼&；函數(shù)處理＼&；對(duì)應(yīng)屬性＼&；1＼&；double＼&；ADD2＼&；1，2＼&；2＼&；char＼&；DIRECT＼&；3＼&；]

表4 協(xié)議D的格式定義

[屬性元素＼&；數(shù)據(jù)類型＼&；函數(shù)處理＼&；對(duì)應(yīng)屬性＼&；1＼&；double＼&；-＼&；-＼&；2＼&；double＼&；-＼&；-＼&；3＼&；double＼&；-＼&；-＼&；4＼&；double＼&；-＼&；-＼&；]

測試上行協(xié)議轉(zhuǎn)換時(shí)，從試驗(yàn)設(shè)備向資源接入設(shè)備發(fā)送滿足協(xié)議A格式的數(shù)據(jù)：‘ProtoA，21.473 684，21.233 766，‘K，‘End。經(jīng)過資源接入設(shè)備后，上位機(jī)接收到了數(shù)據(jù)：42.707 450，‘K。接收數(shù)據(jù)滿足協(xié)議C的格式，同時(shí)42.707 450=21.473 684+21.233 766，函數(shù)處理無誤，上行協(xié)議轉(zhuǎn)換成功。

測試下行協(xié)議轉(zhuǎn)換時(shí)，從上位機(jī)向資源接入設(shè)備發(fā)送滿足協(xié)議D格式的數(shù)據(jù)：11.472 103，21.233 766，22.339 812，34.195 328。數(shù)據(jù)在資源接入設(shè)備進(jìn)行協(xié)議轉(zhuǎn)換，最終試驗(yàn)設(shè)備接收到數(shù)據(jù)：‘ProtoB，21.233 766，45.667 431，22.339 812，‘End。接收數(shù)據(jù)滿足協(xié)議B的格式，同時(shí)45.667 431=11.472 103+34.195 328，函數(shù)處理無誤，下行協(xié)議轉(zhuǎn)換成功。

然后測協(xié)議轉(zhuǎn)換模塊的實(shí)時(shí)性，測試方法為在FPGA內(nèi)設(shè)置計(jì)數(shù)器模塊。當(dāng)數(shù)據(jù)進(jìn)入資源接入設(shè)備后計(jì)數(shù)器開始計(jì)數(shù)，協(xié)議轉(zhuǎn)換完成后通知計(jì)數(shù)器停止計(jì)數(shù)，通過計(jì)數(shù)器值可以計(jì)算出資源接入設(shè)備造成的延時(shí)。測試結(jié)果見表5和表6。

表5 上行處理延遲

[＼&；1＼&；2＼&；3＼&；4＼&；5＼&；平均＼&；延遲 /ms＼&；0.67＼&；0.63＼&；0.71＼&；0.65＼&；0.62＼&；0.66＼&；]

表6 下行處理延遲

[＼&；1＼&；2＼&；3＼&；4＼&；5＼&；平均＼&；延遲 /ms＼&；0.42＼&；0.47＼&；0.37＼&；0.39＼&；0.35＼&；0.40＼&；]

通過測試數(shù)據(jù)可以看出，協(xié)議轉(zhuǎn)換設(shè)備造成的延時(shí)都在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。

5 ?結(jié) ?語

本文針對(duì)靶場實(shí)物資源接入虛擬試驗(yàn)系統(tǒng)時(shí)存在的協(xié)議轉(zhuǎn)換效率低、延遲較大等問題，研制了一種以DSP+FPGA為核心并具備PCI總線和1553B總線接口的協(xié)議轉(zhuǎn)換模塊。通過對(duì)常用硬件協(xié)議和對(duì)象模型的分析，在FPGA設(shè)計(jì)協(xié)議識(shí)別模塊實(shí)現(xiàn)了對(duì)數(shù)據(jù)協(xié)議的識(shí)別，在DSP內(nèi)設(shè)計(jì)協(xié)議轉(zhuǎn)換模塊實(shí)現(xiàn)了硬件協(xié)議和對(duì)象模型間的快速轉(zhuǎn)換。經(jīng)過測試表明，本設(shè)備能很好地完成協(xié)議轉(zhuǎn)換任務(wù)，產(chǎn)生延時(shí)在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。本協(xié)議轉(zhuǎn)換設(shè)備在實(shí)際應(yīng)用中，運(yùn)行穩(wěn)定，快速可靠，具有很高的工程應(yīng)用價(jià)值，對(duì)于解決實(shí)物資源接入虛擬仿真試驗(yàn)系統(tǒng)的實(shí)時(shí)性問題有十分重要的意義。

參考文獻(xiàn)

[1] 代坤，趙雯，張灝龍，等.基于TENA的虛擬試驗(yàn)實(shí)現(xiàn)技術(shù)研究[J].系統(tǒng)仿真學(xué)報(bào)，2011，23（5）：857?863.

[2] 關(guān)萍萍，翟正軍.虛擬靶場運(yùn)行支撐體系結(jié)構(gòu)研究[J].計(jì)算機(jī)測量與控制，2009，17（12）：2475?2478.

[3] 李世良，許永輝.PCI總線智能GJB289A仿真卡設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2010，33（20）：114?116.

[4] 許永輝，楊京禮，林連雷.TMS320DM642 DSP原理與應(yīng)用實(shí)踐[M].北京：電子工業(yè)出版社，2012.

[5] 趙明陽，朱巖，張建東，等.基于PCI局部總線的1553B總線接口卡設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2012，35（10）：78?81.

[6] 曾蓉.LXI集成通信模塊的研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2013.

[7] 黃樹蔚.VXI總線高速1553B通信模塊研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2009.

[8] 黃敬禮.通用協(xié)議轉(zhuǎn)換設(shè)備研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2011.

[9] 張賢莉，翟正軍，馮萍.靶場仿真中分布式異構(gòu)網(wǎng)關(guān)技術(shù)研究[J].計(jì)算機(jī)測量與控制，2011，19（9）：2263?2265.

[10] 張曉利，周榮輝.多模式匹配算法在協(xié)議識(shí)別中的應(yīng)用[C]//中國電子學(xué)會(huì)第十六屆信息論學(xué)術(shù)年會(huì)論文集.北京：電子工業(yè)出版社，2009：87?89.

[11] 張陽，張海.一種系統(tǒng)測試中的快速多協(xié)議匹配算法[J].電光與控制，2010（7）：142?144.

表6 下行處理延遲

[＼&；1＼&；2＼&；3＼&；4＼&；5＼&；平均＼&；延遲 /ms＼&；0.42＼&；0.47＼&；0.37＼&；0.39＼&；0.35＼&；0.40＼&；]

通過測試數(shù)據(jù)可以看出，協(xié)議轉(zhuǎn)換設(shè)備造成的延時(shí)都在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。

5 ?結(jié) ?語

本文針對(duì)靶場實(shí)物資源接入虛擬試驗(yàn)系統(tǒng)時(shí)存在的協(xié)議轉(zhuǎn)換效率低、延遲較大等問題，研制了一種以DSP+FPGA為核心并具備PCI總線和1553B總線接口的協(xié)議轉(zhuǎn)換模塊。通過對(duì)常用硬件協(xié)議和對(duì)象模型的分析，在FPGA設(shè)計(jì)協(xié)議識(shí)別模塊實(shí)現(xiàn)了對(duì)數(shù)據(jù)協(xié)議的識(shí)別，在DSP內(nèi)設(shè)計(jì)協(xié)議轉(zhuǎn)換模塊實(shí)現(xiàn)了硬件協(xié)議和對(duì)象模型間的快速轉(zhuǎn)換。經(jīng)過測試表明，本設(shè)備能很好地完成協(xié)議轉(zhuǎn)換任務(wù)，產(chǎn)生延時(shí)在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。本協(xié)議轉(zhuǎn)換設(shè)備在實(shí)際應(yīng)用中，運(yùn)行穩(wěn)定，快速可靠，具有很高的工程應(yīng)用價(jià)值，對(duì)于解決實(shí)物資源接入虛擬仿真試驗(yàn)系統(tǒng)的實(shí)時(shí)性問題有十分重要的意義。

參考文獻(xiàn)

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[8] 黃敬禮.通用協(xié)議轉(zhuǎn)換設(shè)備研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2011.

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[10] 張曉利，周榮輝.多模式匹配算法在協(xié)議識(shí)別中的應(yīng)用[C]//中國電子學(xué)會(huì)第十六屆信息論學(xué)術(shù)年會(huì)論文集.北京：電子工業(yè)出版社，2009：87?89.

[11] 張陽，張海.一種系統(tǒng)測試中的快速多協(xié)議匹配算法[J].電光與控制，2010（7）：142?144.

表6 下行處理延遲

[＼&；1＼&；2＼&；3＼&；4＼&；5＼&；平均＼&；延遲 /ms＼&；0.42＼&；0.47＼&；0.37＼&；0.39＼&；0.35＼&；0.40＼&；]

通過測試數(shù)據(jù)可以看出，協(xié)議轉(zhuǎn)換設(shè)備造成的延時(shí)都在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。

5 ?結(jié) ?語

本文針對(duì)靶場實(shí)物資源接入虛擬試驗(yàn)系統(tǒng)時(shí)存在的協(xié)議轉(zhuǎn)換效率低、延遲較大等問題，研制了一種以DSP+FPGA為核心并具備PCI總線和1553B總線接口的協(xié)議轉(zhuǎn)換模塊。通過對(duì)常用硬件協(xié)議和對(duì)象模型的分析，在FPGA設(shè)計(jì)協(xié)議識(shí)別模塊實(shí)現(xiàn)了對(duì)數(shù)據(jù)協(xié)議的識(shí)別，在DSP內(nèi)設(shè)計(jì)協(xié)議轉(zhuǎn)換模塊實(shí)現(xiàn)了硬件協(xié)議和對(duì)象模型間的快速轉(zhuǎn)換。經(jīng)過測試表明，本設(shè)備能很好地完成協(xié)議轉(zhuǎn)換任務(wù)，產(chǎn)生延時(shí)在1 ms以內(nèi)，滿足虛擬仿真試驗(yàn)對(duì)實(shí)時(shí)性的要求。本協(xié)議轉(zhuǎn)換設(shè)備在實(shí)際應(yīng)用中，運(yùn)行穩(wěn)定，快速可靠，具有很高的工程應(yīng)用價(jià)值，對(duì)于解決實(shí)物資源接入虛擬仿真試驗(yàn)系統(tǒng)的實(shí)時(shí)性問題有十分重要的意義。

參考文獻(xiàn)

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[3] 李世良，許永輝.PCI總線智能GJB289A仿真卡設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2010，33（20）：114?116.

[4] 許永輝，楊京禮，林連雷.TMS320DM642 DSP原理與應(yīng)用實(shí)踐[M].北京：電子工業(yè)出版社，2012.

[5] 趙明陽，朱巖，張建東，等.基于PCI局部總線的1553B總線接口卡設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2012，35（10）：78?81.

[6] 曾蓉.LXI集成通信模塊的研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2013.

[7] 黃樹蔚.VXI總線高速1553B通信模塊研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2009.

[8] 黃敬禮.通用協(xié)議轉(zhuǎn)換設(shè)備研制[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2011.

[9] 張賢莉，翟正軍，馮萍.靶場仿真中分布式異構(gòu)網(wǎng)關(guān)技術(shù)研究[J].計(jì)算機(jī)測量與控制，2011，19（9）：2263?2265.

[10] 張曉利，周榮輝.多模式匹配算法在協(xié)議識(shí)別中的應(yīng)用[C]//中國電子學(xué)會(huì)第十六屆信息論學(xué)術(shù)年會(huì)論文集.北京：電子工業(yè)出版社，2009：87?89.

[11] 張陽，張海.一種系統(tǒng)測試中的快速多協(xié)議匹配算法[J].電光與控制，2010（7）：142?144.