王華華，陳雷成，陳發(fā)堂，李 明，汪朋銳

（重慶郵電大學 重慶市移動通信技術(shù)重點實驗室，重慶 400065）

無論 SCM (Spatial Channel Modeling)、SCME 還是WINNERII等信道建模過程中，在信道矩陣歐拉公式展開后都有嵌套三角函數(shù)的實時參與。常用的計算三角函數(shù)方法有查找表和CORDIC算法[1],考慮到造價成本，F(xiàn)PGA資源并非無限大，而計算結(jié)果精度與存儲空間相互矛盾，于是隨著需求精度的增加查找表容量成指數(shù)增長從而優(yōu)勢漸無,而CORDIC算法則以空間換時間，只是進行加減和移位運算[2]，所以其在FPGA實現(xiàn)中較為方便。

關(guān)于CORDIC算法的硬件實現(xiàn)方案，HU YH等人提出的角度編碼CORDIC算法可以大幅度減少迭代次數(shù)[3]，但提高了算法迭代時間和面積消耗；WANG S等人提出了一種更好的角度選擇函數(shù)[4-5]，但是與AR CORDIC算法相比其迭代次數(shù)要多很多；參考文獻[6]提出的分解旋轉(zhuǎn)角度的方法與傳統(tǒng)CORDIC算法比較所需時鐘周期要大得多。針對上述現(xiàn)狀,本文提出了STA-CORDIC算法，即在傳統(tǒng)CORDIC算法仿真結(jié)構(gòu)之外增加算法精度與迭代次數(shù)、定點比特數(shù)之間多參量誤差統(tǒng)計分析模塊,之后基于Xilinx公司Virtex-6芯片做算法FPGA實現(xiàn)。

1 SCME過程中CORDIC算法的應(yīng)用

經(jīng)過路徑損耗、陰影衰落、收發(fā)兩端天線增益、MS端移動速度和方向、天線陣列到達角和離開角處理等相關(guān)操作之后，得到了U×S的(U和S分別為收發(fā)端天線數(shù))信道傳輸矩陣 Hn(t)，其中第(u,s)個元素如下[7-8]：

從式(1)中可以看出在θn,m,AoD和θn,m,AoA正弦值的處理過程中以及自然指數(shù)的歐拉展開式中，嵌套三角函數(shù)的實時處理極為關(guān)鍵。

2 CORDIC算法的性能分析

根據(jù)式(2)分別求得最大誤差Emax、平均誤差 E和均方根誤差E，以便分析計算仿真后數(shù)據(jù)與真實數(shù)據(jù)之間的誤差。

雖然理論上迭代次數(shù)越大、定點比特數(shù)越多仿真效果會越好，但是由于實際環(huán)境下軟硬件資源的限制、運行延時時間以及成本等方面的考慮,在應(yīng)用CORDIC算法計算正余弦函數(shù)時，在滿足研究具體要求的前提下，迭代次數(shù)和定點比特數(shù)應(yīng)該盡可能小。

2.1 迭代次數(shù)對仿真結(jié)果精度的影響

設(shè)定定點比特數(shù)為BYTE=32 bit,當?shù)螖?shù)CNT低于5時，計算結(jié)果精度太低不予考慮。本文選擇CNT=[5，6，7，8，9，10，11，12，13]，根據(jù)式(2)在[0，2π]內(nèi)分析不同迭代次數(shù)對仿真結(jié)果的影響，如圖1所示。從圖1知道，隨著CNT的增大，各誤差參量急劇降低。在CNT=10以后，各誤差參量變化差別較小，即在精度要求不太高時，10次迭代足以滿足一般情況下研究對算法精度的要求。

圖1 各誤差參量隨CNT變化情況

2.2 定點比特數(shù)對仿真結(jié)果精度的影響

固定迭代次數(shù)CNT=13，一般情況下，定點比特精確位數(shù)不會超過32 bit，所以此時取BYTE=[10,32]區(qū)間中的數(shù)值，同樣根據(jù)式(2)分析不同定點比特數(shù)對仿真結(jié)果精度的影響，如圖2所示。

圖2 各誤差參量隨BYTE變化情況

從圖2中看到，隨著BYTE的增大，各誤差參量驟然降低。尤其在BYTE=20以后，各誤差參量變化差別較小，數(shù)值已在很小的數(shù)量級上。即在精確度不甚高的時候，只取BYTE=20就能夠滿足研究需求。

3 固定弧度值處CNT和BYTE對算法精度的聯(lián)合影響

為了研究采取不同CNT和BYTE時，計算結(jié)果精度隨之變化情況，固定角度為π/4進行仿真研究。角度為π/4時,仿真函數(shù)值和真實函數(shù)值的圖像如圖3所示，圖4為此時仿真值與真實值之間的誤差絕對值圖像。

圖3 角度π/4時仿真和真實函數(shù)值圖像

圖4 角度π/4時仿真函數(shù)值誤差絕對值

圖3顯示采取不同的CNT和BYTE時，一定范圍內(nèi)迭代次數(shù)比定點比特數(shù)對結(jié)果精度影響大。圖4顯示在CNT小于10時，誤差絕對值迅速增高，即計算結(jié)果精度迅速降低，而一定范圍內(nèi)精度誤差絕對值隨BYTE變化較緩慢。

4 算法FPGA設(shè)計及仿真分析

4.1 算法設(shè)計流程

STA-CORDIC在傳統(tǒng)算法結(jié)構(gòu)之外，添加了一個統(tǒng)計分析模塊。通過特定角度及其正余弦函數(shù)值對所建模型進行需求精度循環(huán)優(yōu)化，在滿足精度要求后，確立好最優(yōu)模型，之后計算目標角度的函數(shù)值。具體結(jié)構(gòu)如圖5所示。

圖5 STA-CORDIC算法結(jié)構(gòu)

CORDIC算法的實質(zhì)即為硬件移位與加減操作，首先確定需求精度進而得出收縮因子K值，之后輸入待求角度，通過基礎(chǔ)角度集合中角度的積累，逐漸逼近目標角度，剩余角度漸趨為零。CORDIC算法硬件實現(xiàn)流水線結(jié)構(gòu)如圖6所示。

4.2 算法的仿真分析

基于以上分析，選取BYTE=32、CNT=13和 BYTE=20、CNT=10兩種情況下做硬件仿真實現(xiàn)。算法ModelSim仿真圖如圖7和圖8所示。

對比圖7和圖8，可以看出兩者之間的誤差值在允許范圍之內(nèi)。但圖7條件下(情形2)所用資源能比圖8(情形1)所用資源節(jié)省許多，兩者對比如表1所示。

圖6 CORDIC算法的PIPELINED結(jié)構(gòu)

圖7 BYTE=32,CNT=13條件下仿真圖像

圖8 BYTE=20,CNT=10條件下仿真圖像

表1 兩種情形下算法結(jié)果精度與資源消耗對比

從表1中可以看出，情形2比情形1精度稍有欠缺，但尚在誤差允許范圍內(nèi)。另一方面，在邏輯資源、寄存器、存儲資源消耗和延時對比中，情形2有較大的優(yōu)勢。即此時用較小的精度差值換得了資源上的節(jié)省。

本文在理論可行性分析基礎(chǔ)上，提出了在傳統(tǒng)CORDIC算法增加了優(yōu)化模塊的STA-CORDIC算法，在MATLAB仿真之后基于Xilinx公司Virtex-6芯片做了算法FPGA實現(xiàn)，通過資源消耗和延時等因素對比得出了STA-CORDIC算法操作的優(yōu)勢性。

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