張妍 石蕊 趙宇杰 梁曄

摘 要：本文對(duì)EDA技術(shù)和傳統(tǒng)電子設(shè)計(jì)的設(shè)計(jì)方法和流程進(jìn)行比較研究，依據(jù)以上兩種設(shè)計(jì)方法，設(shè)計(jì)了十二進(jìn)制加法計(jì)數(shù)器電路，通過(guò)實(shí)例得出EDA技術(shù)在電路設(shè)計(jì)過(guò)程中具有設(shè)計(jì)周期短、電路系統(tǒng)硬件構(gòu)成靈活和修改簡(jiǎn)單方便等優(yōu)勢(shì)。

關(guān)鍵詞：EDA；電子設(shè)計(jì)

1 引言

傳統(tǒng)的設(shè)計(jì)方法多采用自底向上的設(shè)計(jì)方法，自頂向下的的設(shè)計(jì)方法是一種低效、低可靠性、費(fèi)時(shí)費(fèi)力且成本高昂的設(shè)計(jì)手段。隨著微電子技術(shù)發(fā)展，借助于DEA設(shè)計(jì)工具，可以自動(dòng)地實(shí)現(xiàn)從高層次到低層次的轉(zhuǎn)換，使自頂向下的設(shè)計(jì)過(guò)程得以實(shí)現(xiàn)。

2 傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)十二進(jìn)制加法計(jì)數(shù)器

2.1 設(shè)計(jì)框圖

在本設(shè)計(jì)中，十二進(jìn)制同步加法計(jì)數(shù)器用四個(gè)CP下降沿觸發(fā)的JK觸發(fā)器實(shí)現(xiàn)，其中有相應(yīng)的跳變，即跳過(guò)了1011 1100 1110 1111四個(gè)狀態(tài)，這在狀態(tài)轉(zhuǎn)換圖1中可以清晰地顯示出來(lái)。

選擇四個(gè)時(shí)鐘脈沖下降沿觸發(fā)的JK觸發(fā)器，因要使用同步電路，所以時(shí)鐘方程應(yīng)該為 。

2.2 求狀態(tài)方程

由所示狀態(tài)圖可直接根據(jù)電路次態(tài) 的卡諾圖得到相應(yīng)的狀態(tài)方程。

2.3 求驅(qū)動(dòng)方程

用狀態(tài)方程與特性方程做比較，可得對(duì)應(yīng)驅(qū)動(dòng)方程。

2.4 畫(huà)邏輯電路圖

根據(jù)所選用的觸發(fā)器，便可以畫(huà)出由四個(gè)JK觸發(fā)器構(gòu)成的簡(jiǎn)易邏輯電路圖，如圖2。

3 EDA電路設(shè)計(jì)十二進(jìn)加法制計(jì)數(shù)器

十二進(jìn)制加法計(jì)數(shù)器的工作原理是指當(dāng)時(shí)鐘信號(hào)clk的上升沿到來(lái)時(shí)，且復(fù)位信號(hào)clr低電平有效時(shí)，就把計(jì)數(shù)器的狀態(tài)清0。在clr復(fù)位信號(hào)無(wú)效（即此時(shí)高電平有效）的前提下，當(dāng)clk的上升沿到來(lái)時(shí)，如果計(jì)數(shù)器原態(tài)是11，計(jì)數(shù)器回到0態(tài)，否則計(jì)數(shù)器的狀態(tài)將加1。通過(guò)VHDL語(yǔ)言編寫(xiě)源程序，并對(duì)程序在Quartus II6.0進(jìn)行仿真得到圖3所示結(jié)果。

從上面所舉的例子可以得到以下的結(jié)論：若以傳統(tǒng)的方法來(lái)設(shè)計(jì)，需要用一塊萬(wàn)能板將芯片固定，在布線的時(shí)候用線將各個(gè)引腳連起來(lái)。如果出現(xiàn)錯(cuò)誤，還得將原來(lái)的設(shè)計(jì)拆掉再次焊接測(cè)試，再檢查，如此反反復(fù)復(fù)的進(jìn)行，這樣就增長(zhǎng)了設(shè)計(jì)的時(shí)間周期。這樣既花費(fèi)了大量的時(shí)間，也耗費(fèi)了大量的勞動(dòng)力。

若以QuartusII軟件設(shè)計(jì)，完成設(shè)計(jì)描述后用VHDL來(lái)編寫(xiě)代碼十二進(jìn)制計(jì)數(shù)器的代碼，通過(guò)編譯器進(jìn)行排錯(cuò)編譯。若出現(xiàn)錯(cuò)誤，只須在計(jì)算機(jī)上檢查代碼是否有誤，或邏輯關(guān)系是否正確?？梢院苋菀椎貙?duì)它進(jìn)行修改，來(lái)適應(yīng)不同規(guī)模的應(yīng)用。并且這些設(shè)計(jì)只是在電腦上進(jìn)行，如果調(diào)試時(shí)出現(xiàn)錯(cuò)誤，只需要在電腦上進(jìn)行改動(dòng)。這樣就可以避免在板上進(jìn)行測(cè)試不對(duì)又拆而造成器件損壞的浪費(fèi)。采用EDA軟件的優(yōu)點(diǎn)是其與工藝的無(wú)關(guān)性。這使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段，可以不必過(guò)多考慮門(mén)級(jí)邏輯實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。

4 結(jié)束語(yǔ)

通過(guò)設(shè)計(jì)十二進(jìn)制加法計(jì)數(shù)器可以看出EDA與傳統(tǒng)電子設(shè)計(jì)相比較具有以下優(yōu)點(diǎn)：先進(jìn)的設(shè)計(jì)理念和設(shè)計(jì)流程；設(shè)計(jì)輸入方式改進(jìn)；電路系統(tǒng)硬件構(gòu)成更加靈活；設(shè)計(jì)可重復(fù)利用；EDA技術(shù)使擁有自主知識(shí)產(chǎn)權(quán)成為可能；縮短了設(shè)計(jì)周期。

[參考文獻(xiàn)]

[1]潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程.北京：科學(xué)出版社.2002.

[2]盧杰，賴(lài)毅.VHDL與數(shù)字電路設(shè)計(jì).北京：科學(xué)出版社.2001.