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        基于FPGA和單片機(jī)的全同步數(shù)字頻率計的實現(xiàn)

        2014-11-27 15:46:35季霞陶忠
        新媒體研究 2014年19期
        關(guān)鍵詞:方法系統(tǒng)設(shè)計

        季霞++陶忠

        摘 要 本數(shù)字頻率計采用以FPGA為核心器件設(shè)計。設(shè)計的過程用VHDL語言實現(xiàn)測頻,測周等模塊,用單片機(jī)進(jìn)行顯示器等硬件控制,C語言實現(xiàn)其軟件控制。對于Quartus II設(shè)計工具而言,與Verilog及VHDL的設(shè)計流程是完全支持的,Quartus II設(shè)計工具內(nèi)部嵌入了Verilog邏輯綜合器,Quartus II最大的優(yōu)勢之一在于能夠利用第三方工具。基于QuartusⅡ的VHDL的設(shè)計方法電子系統(tǒng)的設(shè)計方法和“自頂向下”與“自底向上”的設(shè)計方法。

        關(guān)鍵詞 FPGA;頻率計全同步單片機(jī)

        中圖分類號:TM935 文獻(xiàn)標(biāo)識碼:A 文章編號:1671-7597(2014)19-0013-01

        1 Quartus II簡介

        Altera Quartus II的設(shè)計環(huán)境內(nèi),擁有諸多完整的設(shè)計平臺,對不同設(shè)計中的不同需求都能夠較好的滿足,是SOPC開發(fā)及單芯片可編程系統(tǒng)的基本設(shè)計工具,提供了集成綜合環(huán)境為設(shè)計Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型。Quartus II設(shè)計工具內(nèi)部嵌有Verilog邏輯綜合器,它完全支持VHDL,Verilog的設(shè)計流程,VHDL Quartus II能夠?qū)Φ谌焦ぞ哌M(jìn)行綜合利用,如FPGA Compiler II、Synplify Pro等,可以直接對這些工具進(jìn)行調(diào)用,使系統(tǒng)更具便捷性。同時,從功能方面來分析,Quartus II的功能非常全面,特別是對于其仿真功能而言,能夠支持第三方仿真工具。除此以外,與MATLAB、DSP Builder相結(jié)合,Quartus II對基于FPGA的DSP系統(tǒng)的開發(fā)也具有明顯的優(yōu)勢,對于DSP硬件系統(tǒng)實現(xiàn)而言,其關(guān)鍵在于EDA工具。

        圖1為Quartus II編譯設(shè)計流程,流程中主要包含了Quartus II自動設(shè)計主要處理細(xì)節(jié)及設(shè)計步驟,包含設(shè)計輸入編輯、設(shè)計分析、適配、編程文件匯編、綜合、編程下載以及時序參數(shù)提取等多個環(huán)節(jié)。在該編譯設(shè)計流程中,也包含了上文所述的EDA標(biāo)準(zhǔn)開發(fā)流程。

        圖1 Quartus Ⅱ設(shè)計流程

        AHDL是Altera自己公司設(shè)計、制定的硬件描述語言,Quartus II編譯器支持的硬件描述語言有VHDL、AHDL (Altera HDL)及Verilog HDL,是以結(jié)構(gòu)描述方式為主的一種的硬件描述語言。

        Quartus II提供了很多EDA的軟件接口,允許來自第三方文件EDIF輸入。對Quartus II設(shè)計而言,其對層次化設(shè)計也是完全支持的,能夠在全新的編輯輸入環(huán)境下,對模塊的調(diào)用采用不同輸入設(shè)計方式來完成,該設(shè)計方法對VHDL與原理圖混合設(shè)計的缺陷很好的進(jìn)行了解決。設(shè)計完成后,在Quartus II的編譯器會將錯誤報告給出,然后開始進(jìn)行編譯,然后采用波形編輯器對波形激勵文件進(jìn)行編輯,對仿真進(jìn)行時的激勵進(jìn)行驗證,然后開始進(jìn)行仿真。對仿真和編譯經(jīng)過檢測,均沒有錯誤后,此時可以通過Quartus II編輯器將下載信息下載到目標(biāo)器件內(nèi)。

        2 基于QuartusⅡ的VHDL的設(shè)計方法

        2.1 電子系統(tǒng)的設(shè)計方法

        現(xiàn)代電子系統(tǒng)一般由微處理器子系統(tǒng)、數(shù)字子系統(tǒng)和模擬子系統(tǒng)三大部分組成。芯片數(shù)量大大減少,在芯片設(shè)計的基礎(chǔ)上,系統(tǒng)體積也縮小了很多,節(jié)約了能耗。

        在硬件系統(tǒng)設(shè)計中,依據(jù)可編程邏輯器件和EDA技術(shù),對硬件系統(tǒng)進(jìn)行完整的設(shè)計,與此同時對現(xiàn)階段的電子系統(tǒng)設(shè)計方法也是一種提高?,F(xiàn)階段,只需要簡單的電腦、EDA軟件及空白芯片,就能夠?qū)?shù)字系統(tǒng)進(jìn)行設(shè)計。

        2.2 “自頂向下”與“自底向上”的設(shè)計方法

        傳統(tǒng)電子產(chǎn)品設(shè)計,延續(xù)了采用標(biāo)準(zhǔn)通用集成電路芯片的基本設(shè)計思路,通過和其他元器件構(gòu)成電路及系統(tǒng)。這種設(shè)計思路下,所設(shè)計出的電子系統(tǒng)最大的弊端在于,需要使用大量的電子元器件,種類極其多,體積較大,能耗較多,穩(wěn)定性也不高。隨著集成電路技術(shù)的發(fā)展,對傳統(tǒng)電子系統(tǒng)設(shè)計帶來了革命性的變化,可以在一塊芯片上將成百上千的晶體管及電路集成。其發(fā)展歷程從最早的單元集成半導(dǎo)體集成電路,發(fā)展到部件電路集成,到現(xiàn)在的整機(jī)電路集成和系統(tǒng)電路集成。傳統(tǒng)的集成電路電子系統(tǒng)設(shè)計廠家,主要提供通用芯片,利用這些芯片構(gòu)成電子系統(tǒng)的自底向上(bottom-up)整機(jī)系統(tǒng)用戶,在這一基礎(chǔ)上,一種新的設(shè)計方法自頂向下(top-down)也隨之出現(xiàn)。在新的設(shè)計方法的使用中,設(shè)計方案包含整機(jī)系統(tǒng)用戶功能設(shè)計及系統(tǒng)方案設(shè)計,均有系統(tǒng)關(guān)鍵電路專用集成電路ASIC實現(xiàn)。專用集成電路是直至完成電路到芯片版圖的設(shè)計,由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的,然后由工廠進(jìn)行加工,或者是利用可編程ASIC進(jìn)行現(xiàn)場編程來實現(xiàn)。

        在“自頂向下”的設(shè)計中,行為設(shè)計是第一步,主要用于確定電子系統(tǒng)的性能、功能、芯片面積等要素。然后進(jìn)行結(jié)構(gòu)設(shè)計,根據(jù)芯片及電子系統(tǒng)的特征,分解電子系統(tǒng)為關(guān)系明確、接口清晰、結(jié)構(gòu)簡單的子系統(tǒng),由各個子系統(tǒng)構(gòu)成一個整體結(jié)構(gòu)。該結(jié)構(gòu)可能包含算數(shù)運(yùn)算單元、數(shù)據(jù)通道、控制單元及各種算法的呢過。然后將結(jié)構(gòu)轉(zhuǎn)換為邏輯圖,進(jìn)行邏輯設(shè)計,再將邏輯圖轉(zhuǎn)換成電路圖。在這一過程中,很多時候需要硬件仿真輔助,需要對邏輯設(shè)計的正確性進(jìn)行確定。最后再將電路圖轉(zhuǎn)換為邏輯圖,即進(jìn)行版圖設(shè)計。

        參考文獻(xiàn)

        [1]吳超英.基于CPLD/FPGA技術(shù)的數(shù)字系統(tǒng)設(shè)計[J].安徽工業(yè)大學(xué)學(xué)報,2003(1):70-74.

        [2]魏西峰.全同步數(shù)字頻率測量方法的研究[J].現(xiàn)代電子技術(shù),2005(8):7-38.

        [3]徐成,劉彥,李仁發(fā),等.一種全同步數(shù)字頻率測量方法的研究[J].電子技術(shù)應(yīng)用,2004(12):43-46.

        [4]郭海帆,宣宗強(qiáng),周渭,等.基于相位重合點(diǎn)檢測技術(shù)的頻標(biāo)比對系統(tǒng)[J].宇航計測技術(shù),2004(5):10-14.

        [5]張威虎,等.EDA技術(shù)及應(yīng)用實例[J].實驗室研究與探索,2002(8):57-59.endprint

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