吳庭翱+王偉+唐偉民

摘 要： 隨著FMCW雷達的應(yīng)用領(lǐng)域越來越廣泛，對于FMCW信號發(fā)生器的性能要求也越來越高。采用了DDS激勵PLL的混合式頻率合成技術(shù)對合成器相位噪聲、雜散損耗和線性度等性能指標(biāo)進行分析，在此基礎(chǔ)上設(shè)計并實現(xiàn)了2.4 GHz載頻FMCW信號發(fā)生器。其中DDS芯片AD9910產(chǎn)生低頻段的線性調(diào)頻信號，PLL芯片HMC820LP6CE通過倍頻將低頻段調(diào)頻信號倍頻到高頻段，STM32為控制器。實測結(jié)果表明，該系統(tǒng)具有頻率分辨率高、相噪低、雜散損耗小、捷變頻時間短、線性度高的特點。其近端雜散為-59.64 dBc，遠端雜散為-55.02 dBc，相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。

關(guān)鍵詞： FMCW； 信號發(fā)生器； DDS； PLL

中圖分類號： TN95?34； TP391.4 文獻標(biāo)識碼： A 文章編號： 1004?373X（2014）21?0053?05

Design and implementation of 2.4 GHz carrier frequency FMCW signal generator

WU Ting?gao1， WANG Wei2 ，TANG Wei?min2

（1. Marine Equipment Department， Beijing 100841， China； 2. College of Automation， Harbin Engineering University， Harbin 150001， China）

Abstract： With the more and more wide application of FMCW radar， the performance requirements of FMCW signal generator is also more stringent. The DDS+PLL frequency synthesis technique was used to analyze the phase noise， stray loss and linearity performance indexes of the synthesizer. Based on this， a 2.4 GHz FMCW signal generator was designed， in which DDS chip AD9910 generates low frequency chirp signal， PLL chip HMC820LP6CE as multiplier converts FM signal in low frequency to that in high frequency， and STM32 is taken as its controller. The experimental results show that the system has the characteristics of high frequency resolution， low phase noise， low stray loss， short frequency switching time， high linearity. Its proximal stray is -59.64 dBc， remote stray is -55.02 dBc， phase noise at 100 kHz is -95.57 dBc/Hz and at 400 kHz is -118.38 dBc/Hz.

Keywords： FMCW； signal generator； DDS； PLL

0 引 言

在高精度雷達中使用FMCW技術(shù)的工作原理是發(fā)射機發(fā)射頻率隨時間按照三角波或鋸齒波規(guī)律變化的高頻連續(xù)波，接收機接收到的回波信號頻率的變化規(guī)律與發(fā)射波相同；兩者間存在一個時間差，通過時間差可計算出目標(biāo)的距離[1]。

近年來，F(xiàn)MCW雷達憑借其優(yōu)良的測距、測速精度，低截獲概率，無距離盲區(qū)，優(yōu)異的兼容性，且結(jié)構(gòu)簡單和生產(chǎn)成本低而廣泛應(yīng)用于工業(yè)測量設(shè)備、導(dǎo)彈制導(dǎo)、環(huán)境遙感、汽車導(dǎo)航設(shè)備、空中交通管制、探測隱匿物體等方面，并發(fā)揮著重要的作用[2]。

FMCW技術(shù)中按一定規(guī)律變化的調(diào)頻連續(xù)波可通過頻率合成技術(shù)產(chǎn)生?，F(xiàn)今廣泛使用的頻率合成技術(shù)有直接數(shù)字頻率合成（DDS）和間接頻率合成（PLL）。其中DDS技術(shù)通過數(shù)字技術(shù)產(chǎn)生任意波形，由相位累加器、波形存儲器、D/A轉(zhuǎn)換模塊和低通濾波器構(gòu)成。其優(yōu)點是頻率穩(wěn)定性好，分辨率高，頻率轉(zhuǎn)換時間短，相位噪聲低，體積小，價格便宜；缺點是雜散信號較大，輸出信號的帶寬有限[3]。PLL技術(shù)又稱為鎖相頻率合成，由頻率源、鑒相器、環(huán)路濾波器和壓控振蕩器組成。其優(yōu)點是頻率穩(wěn)定性高，雜散分量低，體積小，但是頻率分辨率不高，跳頻時間較長。

本文采用DDS激勵PLL的混合式頻率合成技術(shù)。該方案結(jié)合了以上兩種技術(shù)的優(yōu)點，頻率分辨率高，頻率轉(zhuǎn)換時間短，并且雜散信號低。

1 系統(tǒng)方案及其性能指標(biāo)的設(shè)計

1.1 系統(tǒng)方案

信號發(fā)生器的系統(tǒng)方案為DDS激勵PLL的混合式頻率合成技術(shù)，將DDS的輸出頻率作為PLL的參考頻率，通過PLL的倍頻產(chǎn)生更高頻段的信號。方案主要由DDS、PLL和控制器組成，具體框圖如圖1所示。

圖1 系統(tǒng)方案結(jié)構(gòu)框圖

1.2 頻率配置規(guī)劃

為產(chǎn)生滿足指標(biāo)的調(diào)頻信號，需要考慮輸出信號的頻率步進長度、頻率駐留時間、DDS的輸出頻段及PLL的倍頻大小。

DDS輸出頻段的選擇：理想的DDS相當(dāng)于一個采樣保持電路，對其輸出的階梯連續(xù)波做傅里葉變換可知在頻譜上頻率[f=lfc+fo]處存在離散分量。其中[fc]為時鐘采樣頻率，[fo]為輸出頻率，[l]為整數(shù)。由Nyquist定理知輸出頻率應(yīng)小于[12]的采樣頻率。為更好的去除雜散，DDS的輸出頻率范圍[4]一般是[0～0.4fc。]而實際中，理想的DDS并不存在，由于其內(nèi)部DAC的非線性會導(dǎo)致輸出信號產(chǎn)生諧波分量，同時這些分量會隨時鐘頻率搬移，即在頻率[f=Mfc+Nfo]處會產(chǎn)生雜散分量。當(dāng)雜散頻率接近輸出頻率時，很難被濾波器濾除，因此輸出頻率應(yīng)該避免和時鐘頻率成倍數(shù)關(guān)系，即遠離[13fc，][14fc]等頻率點[5]。本文選取的DDS輸出頻段為47.2～48.8 MHz，中心頻率為48 MHz，PLL的倍頻大小為50。

頻率步進時間及步進長度：DDS技術(shù)中頻率步進時間是一定的，因此輸出信號的穩(wěn)定度較好。已知：

[η=ΔtT=ΔfB]

式中：[η]為調(diào)頻線性度；[Δt]為頻率駐留時間；[T]為調(diào)頻周期；[Δf]為頻率步進長度；[B]為頻帶寬度。當(dāng)帶寬一定時，步進長度越小，線性度越高。

1.3 相位噪聲分析

DDS在偏離載波1 kHz處的相位噪聲小于[-130 dBc/Hz，]經(jīng)過PLL的倍頻，相位噪聲應(yīng)該惡化[20lgN，][N]為環(huán)路的倍頻次數(shù)。則本文輸出相噪應(yīng)為：

[-130 dBc/Hz+20lg50=-96 dBc/Hz]

對于PLL環(huán)路帶寬內(nèi)的相位噪聲，在其載頻信號近端的噪聲一般由參考信號源的相位噪聲決定，但是鑒相器的噪聲基底高于信號源的噪聲，所以頻偏1 kHz處的噪聲由鑒相器噪聲基底決定[6]。鑒相器在鎖相環(huán)中的噪聲大小可由公式獲得：

[相位噪聲=基底噪聲+20lgN+10lgfpd]

式中[fpd]為鑒相頻率。

由PLL芯片資料知PLL噪聲基底為-229 dBc/Hz，則本文鑒相器噪聲為-110.7 dBc/Hz。

根據(jù)以上分析，系統(tǒng)的相位噪聲無論是從PLL倍頻方面，還是從鑒相器基底噪聲方面，都滿足低相位噪聲的要求。

1.4 雜散信號的分析

DDS技術(shù)的主要缺點是雜散抑制性能差，輸出雜散分量高。DDS的雜散主要有三個來源：相位截斷誤差引起的雜散，DAC非線性帶來的雜散和幅度量化誤差引起的雜散[7]。

PLL的雜散主要來源是鑒相頻率的泄露和電荷泵電路的不匹配，其雜散分量主要分布在與鎖相環(huán)輸出頻率頻偏為鑒相頻率信號整數(shù)倍的位置，因此稱之為鑒相雜散。其中鑒相頻率泄露引起的雜散主要存在于鑒相頻率較低的鎖相環(huán)中；鎖相環(huán)鎖定過程中，電荷泵產(chǎn)生的周期脈沖電流信號易泄漏到VCO調(diào)諧電路中，從而產(chǎn)生鑒相雜散。

本文中的雜散主要有鑒相雜散和參考時鐘引入的雜散，其中鑒相雜散由信號失配產(chǎn)生。

2 硬件電路的設(shè)計

2.1 DDS及電路設(shè)計

DDS芯片的性能對于系統(tǒng)的整體性能有很大影響。其輸出信號的雜散損耗、相位噪聲及工作時鐘頻率都是衡量芯片優(yōu)劣的指標(biāo)。

本文選用的是ADI公司生產(chǎn)的DDS芯片AD9910。該芯片是一款內(nèi)置14 b DAC的直接數(shù)字頻率合成器，其時鐘工作頻率為1 GHz，能夠產(chǎn)生高達400 MHz的頻率捷變正弦波形；32 b的相位累加器可提供極高的頻率調(diào)諧分辨率，相位噪聲低于-125 dBc/Hz；芯片支持?jǐn)?shù)字斜坡調(diào)制模式（DRG），在該模式下，頻率、相位或振幅可隨時間呈線性變化。用戶可通過串行I/O端口對AD9910內(nèi)部寄存器進行編程，來控制AD9910。芯片輸出的信號經(jīng)過一個13階的巴特沃斯低通濾波器，將其中的高頻分量濾除。AD9910的電路設(shè)計圖如圖2所示。

2.2 PLL及電路設(shè)計

PLL硬件電路設(shè)計圖如圖3所示。考慮到方案的工作頻率范圍為2.36～2.44 GHz，本文選用了Hittite生產(chǎn)的PLL芯片HMC820LP6CE，該芯片由低相噪的集成壓控振蕩器（VCO）、VCO調(diào)諧自動校正系統(tǒng)、數(shù)字鎖相環(huán)、電荷泵及分頻器組成。芯片的三個輸出頻段分別為[1 095～1 275 ]MHz，2 190～2 550 MHz，4 380～5 100 MHz。

環(huán)路濾波器在PLL的設(shè)計中占有很重要的地位，它主要有兩個作用：

（1） 作為低通濾波器，濾除鑒相器輸出信號中的高頻信號，減少系統(tǒng)的雜散分量；

（2） 改變PLL環(huán)路的傳輸特性。本文的環(huán)路濾波器采用的是改進的無源RC濾波器，構(gòu)成了一個五階二類的鎖相環(huán)，通過人為地增加2個低通極點增強了對系統(tǒng)對紋波的濾除能力[8]，環(huán)路濾波器如圖4所示。

圖4 環(huán)路濾波器設(shè)計圖

2.3 系統(tǒng)實物照片

系統(tǒng)的整體實物見圖5。

圖5 整體實物圖

3 調(diào)頻信號的產(chǎn)生與實驗測試

3.1 調(diào)頻信號的產(chǎn)生

本文選用的DDS芯片共有4種工作方式，分別為單頻調(diào)制、RAM調(diào)制、數(shù)字斜坡調(diào)制和并行數(shù)據(jù)端口調(diào)制。方案中使用了數(shù)字斜坡工作模式（DRG）。

該工作模式分為正常斜坡發(fā)生模式和非駐留斜坡發(fā)生模式，由控制寄存器的非駐留位控制。正常斜坡模式下，當(dāng)DRG輸出達到編程設(shè)定的上/下限值時，若工作參數(shù)不發(fā)生變化，DRG會保持在限值處。在非駐留模式下，當(dāng)非駐留高位置1時，DRCTL引腳正向變化會啟動正斜率斜坡，在達到上限值之前會始終以正斜率斜坡輸出（不受任何DRCTL引腳活動影響）；DRG達到上限值，會自動跳轉(zhuǎn)到下限值。當(dāng)非駐留低位置1時，DRCTL引腳負(fù)向變化會啟動負(fù)斜率斜坡，在達到下限值之前會始終以負(fù)斜率斜坡輸出（不受任何DRCTL引腳活動影響）；DRG達到下限值，會自動跳轉(zhuǎn)到上限值。在非駐留操作期間，僅需監(jiān)控DRCTL引腳的狀態(tài)變化，引腳上的靜態(tài)邏輯電平不會對輸出產(chǎn)生影響。

AD9910的調(diào)頻參數(shù)設(shè)置如下：

[Δf=（頻率控制字232）×fsysclk]

式中：[Δf]為頻率步進長度；[fsysclk]為芯片內(nèi)部工作頻率。

[Δt=（駐留時間控制字×4）fsysclk]

式中[Δt]為調(diào)頻駐留時間。

控制器通過串口通信將DDS的寄存器配置參數(shù)寫入芯片中，從而使芯片產(chǎn)生調(diào)頻信號。DDS的程序控制流程圖見圖6。

圖6 DDS程序控制流程圖

3.2 實驗測試結(jié)果與分析

本文中頻率合成器的性能指標(biāo)的測試包括線性調(diào)頻信號的頻譜測試，相位噪聲測試及雜散抑制測試。測試所用的儀器為Tektronix公司生產(chǎn)的RSA3303A頻譜儀，其工作頻帶可高達3 GHz。

3.2.1 線性調(diào)頻信號的測試

向DDS芯片中寫入掃頻程序，驗證DDS的輸出頻帶是否為預(yù)先設(shè)置的頻帶47.2～48.8 MHz。經(jīng)過頻譜儀的頻譜測量和實時頻譜測量獲得了以下波形，如圖7和圖8所示。

圖7 DDS掃頻頻譜

圖8 DDS實時頻譜圖

根據(jù)圖7，可以得到輸出信號的頻帶在47.2～48.8 MHz內(nèi)，與設(shè)置參數(shù)吻合。通過頻譜儀實時頻譜分析，可看到一段時間內(nèi)輸出的信號為三角波調(diào)制信號，且信號的線性度十分高。

將DDS輸出的掃頻信號作為PLL的參考輸入信號，PLL工作在整數(shù)倍頻模式下。使用頻譜儀對系統(tǒng)的輸出信號進行測試，得到以下波形，見圖9和圖10。

圖9 系統(tǒng)掃頻頻譜

圖10 系統(tǒng)實時掃頻頻譜圖

從圖9可以看到輸出信號的頻帶在2.36～2.44 GHz內(nèi)。通過頻譜儀進行實時頻譜分析時，由于頻譜儀的帶寬有限，只能在時域內(nèi)看到一部分三角波的調(diào)制波形。

3.2.2 相噪和雜散測試

輸出信號的相位噪聲如圖11和圖12所示，相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。

圖11 100 kHz處相位噪聲

圖12 400 kHz處相位噪聲

雜散損耗如圖13和圖14所示。

圖13 系統(tǒng)近端雜散

圖14 系統(tǒng)遠端雜散

測試結(jié)果分析：通過實驗可以得到輸出信號的頻率帶寬為80 MHz，在2.36～2.44 GHz之間，中心頻率為2.4 GHz，通道功率為5.86 dBm，近端最差雜散為-59.64 dBc，遠端雜散為-55.02 dBc；相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。方案的相位噪聲、雜散損耗滿足設(shè)計指標(biāo)要求。

4 結(jié) 論

本文通過方案設(shè)計、指標(biāo)規(guī)劃、性能分析、電路設(shè)計及實驗測試等流程完成了對2.4 GHz載頻FMCW信號發(fā)生器的設(shè)計與實現(xiàn)。通過實驗測試，產(chǎn)生的調(diào)頻信號能夠?qū)崿F(xiàn)小步進、低相噪、低雜散損耗和高線性度等要求，說明了該方案作為FMCW雷達的信號發(fā)生器是可行的。

參考文獻

[1] SKOLNIK M I.雷達系統(tǒng)導(dǎo)論[M].北京：電子工業(yè)出版社，2010.

[2] 魯曉帆.FMCW測距雷達設(shè)計與實現(xiàn)[D].南京：南京航空航天大學(xué)，2000.

[3] 丁鷺飛，耿富錄，陳建春.雷達原理[M].北京：電子工業(yè)出版社，2009.

[4] 張海拓.基于DDS+PLL的L?Band頻率合成器設(shè)計[D].北京：中國科學(xué)院研究生院，2007.

[5] 陳睿.X波段寬帶頻率源的研究[D].成都：電子科技大學(xué)，2008.

[6] 楊遠望.高性能頻率合成技術(shù)研究與應(yīng)用[D].成都：電子科技大學(xué)，2011.

[7] 遠坂俊昭.鎖相環(huán)（PLL）電路設(shè)計與應(yīng)用[M].北京：科學(xué)出版社，2006.

[8] GARDNER F M.鎖相環(huán)技術(shù)[M].北京：人民郵電出版社，2007.

AD9910的調(diào)頻參數(shù)設(shè)置如下：

[Δf=（頻率控制字232）×fsysclk]

式中：[Δf]為頻率步進長度；[fsysclk]為芯片內(nèi)部工作頻率。

[Δt=（駐留時間控制字×4）fsysclk]

式中[Δt]為調(diào)頻駐留時間。

控制器通過串口通信將DDS的寄存器配置參數(shù)寫入芯片中，從而使芯片產(chǎn)生調(diào)頻信號。DDS的程序控制流程圖見圖6。

圖6 DDS程序控制流程圖

3.2 實驗測試結(jié)果與分析

本文中頻率合成器的性能指標(biāo)的測試包括線性調(diào)頻信號的頻譜測試，相位噪聲測試及雜散抑制測試。測試所用的儀器為Tektronix公司生產(chǎn)的RSA3303A頻譜儀，其工作頻帶可高達3 GHz。

3.2.1 線性調(diào)頻信號的測試

向DDS芯片中寫入掃頻程序，驗證DDS的輸出頻帶是否為預(yù)先設(shè)置的頻帶47.2～48.8 MHz。經(jīng)過頻譜儀的頻譜測量和實時頻譜測量獲得了以下波形，如圖7和圖8所示。

圖7 DDS掃頻頻譜

圖8 DDS實時頻譜圖

根據(jù)圖7，可以得到輸出信號的頻帶在47.2～48.8 MHz內(nèi)，與設(shè)置參數(shù)吻合。通過頻譜儀實時頻譜分析，可看到一段時間內(nèi)輸出的信號為三角波調(diào)制信號，且信號的線性度十分高。

將DDS輸出的掃頻信號作為PLL的參考輸入信號，PLL工作在整數(shù)倍頻模式下。使用頻譜儀對系統(tǒng)的輸出信號進行測試，得到以下波形，見圖9和圖10。

圖9 系統(tǒng)掃頻頻譜

圖10 系統(tǒng)實時掃頻頻譜圖

從圖9可以看到輸出信號的頻帶在2.36～2.44 GHz內(nèi)。通過頻譜儀進行實時頻譜分析時，由于頻譜儀的帶寬有限，只能在時域內(nèi)看到一部分三角波的調(diào)制波形。

3.2.2 相噪和雜散測試

輸出信號的相位噪聲如圖11和圖12所示，相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。

圖11 100 kHz處相位噪聲

圖12 400 kHz處相位噪聲

雜散損耗如圖13和圖14所示。

圖13 系統(tǒng)近端雜散

圖14 系統(tǒng)遠端雜散

測試結(jié)果分析：通過實驗可以得到輸出信號的頻率帶寬為80 MHz，在2.36～2.44 GHz之間，中心頻率為2.4 GHz，通道功率為5.86 dBm，近端最差雜散為-59.64 dBc，遠端雜散為-55.02 dBc；相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。方案的相位噪聲、雜散損耗滿足設(shè)計指標(biāo)要求。

4 結(jié) 論

本文通過方案設(shè)計、指標(biāo)規(guī)劃、性能分析、電路設(shè)計及實驗測試等流程完成了對2.4 GHz載頻FMCW信號發(fā)生器的設(shè)計與實現(xiàn)。通過實驗測試，產(chǎn)生的調(diào)頻信號能夠?qū)崿F(xiàn)小步進、低相噪、低雜散損耗和高線性度等要求，說明了該方案作為FMCW雷達的信號發(fā)生器是可行的。

參考文獻

[1] SKOLNIK M I.雷達系統(tǒng)導(dǎo)論[M].北京：電子工業(yè)出版社，2010.

[2] 魯曉帆.FMCW測距雷達設(shè)計與實現(xiàn)[D].南京：南京航空航天大學(xué)，2000.

[3] 丁鷺飛，耿富錄，陳建春.雷達原理[M].北京：電子工業(yè)出版社，2009.

[4] 張海拓.基于DDS+PLL的L?Band頻率合成器設(shè)計[D].北京：中國科學(xué)院研究生院，2007.

[5] 陳睿.X波段寬帶頻率源的研究[D].成都：電子科技大學(xué)，2008.

[6] 楊遠望.高性能頻率合成技術(shù)研究與應(yīng)用[D].成都：電子科技大學(xué)，2011.

[7] 遠坂俊昭.鎖相環(huán)（PLL）電路設(shè)計與應(yīng)用[M].北京：科學(xué)出版社，2006.

[8] GARDNER F M.鎖相環(huán)技術(shù)[M].北京：人民郵電出版社，2007.

AD9910的調(diào)頻參數(shù)設(shè)置如下：

[Δf=（頻率控制字232）×fsysclk]

式中：[Δf]為頻率步進長度；[fsysclk]為芯片內(nèi)部工作頻率。

[Δt=（駐留時間控制字×4）fsysclk]

式中[Δt]為調(diào)頻駐留時間。

控制器通過串口通信將DDS的寄存器配置參數(shù)寫入芯片中，從而使芯片產(chǎn)生調(diào)頻信號。DDS的程序控制流程圖見圖6。

圖6 DDS程序控制流程圖

3.2 實驗測試結(jié)果與分析

本文中頻率合成器的性能指標(biāo)的測試包括線性調(diào)頻信號的頻譜測試，相位噪聲測試及雜散抑制測試。測試所用的儀器為Tektronix公司生產(chǎn)的RSA3303A頻譜儀，其工作頻帶可高達3 GHz。

3.2.1 線性調(diào)頻信號的測試

向DDS芯片中寫入掃頻程序，驗證DDS的輸出頻帶是否為預(yù)先設(shè)置的頻帶47.2～48.8 MHz。經(jīng)過頻譜儀的頻譜測量和實時頻譜測量獲得了以下波形，如圖7和圖8所示。

圖7 DDS掃頻頻譜

圖8 DDS實時頻譜圖

根據(jù)圖7，可以得到輸出信號的頻帶在47.2～48.8 MHz內(nèi)，與設(shè)置參數(shù)吻合。通過頻譜儀實時頻譜分析，可看到一段時間內(nèi)輸出的信號為三角波調(diào)制信號，且信號的線性度十分高。

將DDS輸出的掃頻信號作為PLL的參考輸入信號，PLL工作在整數(shù)倍頻模式下。使用頻譜儀對系統(tǒng)的輸出信號進行測試，得到以下波形，見圖9和圖10。

圖9 系統(tǒng)掃頻頻譜

圖10 系統(tǒng)實時掃頻頻譜圖

從圖9可以看到輸出信號的頻帶在2.36～2.44 GHz內(nèi)。通過頻譜儀進行實時頻譜分析時，由于頻譜儀的帶寬有限，只能在時域內(nèi)看到一部分三角波的調(diào)制波形。

3.2.2 相噪和雜散測試

輸出信號的相位噪聲如圖11和圖12所示，相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。

圖11 100 kHz處相位噪聲

圖12 400 kHz處相位噪聲

雜散損耗如圖13和圖14所示。

圖13 系統(tǒng)近端雜散

圖14 系統(tǒng)遠端雜散

測試結(jié)果分析：通過實驗可以得到輸出信號的頻率帶寬為80 MHz，在2.36～2.44 GHz之間，中心頻率為2.4 GHz，通道功率為5.86 dBm，近端最差雜散為-59.64 dBc，遠端雜散為-55.02 dBc；相位噪聲在100 kHz處為-95.57 dBc/Hz，在400 kHz處為-118.38 dBc/Hz。方案的相位噪聲、雜散損耗滿足設(shè)計指標(biāo)要求。

4 結(jié) 論

本文通過方案設(shè)計、指標(biāo)規(guī)劃、性能分析、電路設(shè)計及實驗測試等流程完成了對2.4 GHz載頻FMCW信號發(fā)生器的設(shè)計與實現(xiàn)。通過實驗測試，產(chǎn)生的調(diào)頻信號能夠?qū)崿F(xiàn)小步進、低相噪、低雜散損耗和高線性度等要求，說明了該方案作為FMCW雷達的信號發(fā)生器是可行的。

參考文獻

[1] SKOLNIK M I.雷達系統(tǒng)導(dǎo)論[M].北京：電子工業(yè)出版社，2010.

[2] 魯曉帆.FMCW測距雷達設(shè)計與實現(xiàn)[D].南京：南京航空航天大學(xué)，2000.

[3] 丁鷺飛，耿富錄，陳建春.雷達原理[M].北京：電子工業(yè)出版社，2009.

[4] 張海拓.基于DDS+PLL的L?Band頻率合成器設(shè)計[D].北京：中國科學(xué)院研究生院，2007.

[5] 陳睿.X波段寬帶頻率源的研究[D].成都：電子科技大學(xué)，2008.

[6] 楊遠望.高性能頻率合成技術(shù)研究與應(yīng)用[D].成都：電子科技大學(xué)，2011.

[7] 遠坂俊昭.鎖相環(huán)（PLL）電路設(shè)計與應(yīng)用[M].北京：科學(xué)出版社，2006.

[8] GARDNER F M.鎖相環(huán)技術(shù)[M].北京：人民郵電出版社，2007.