蔡 瀟，李大超

（海軍駐上海地區(qū)電子設(shè)備軍事代表室，上海200233）

0 引 言

近年來，隨著科學(xué)技術(shù)的快速發(fā)展、電子技術(shù)的飛速進(jìn)步，雷達(dá)的各種應(yīng)用日趨廣泛，對雷達(dá)作用距離、分辨率、抗干擾能力等性能指標(biāo)也提出了更高要求。脈沖寬度鑒別作為一種技術(shù)手段，可完成對所接收雷達(dá)回波信號脈沖寬度的鑒別，從而增強(qiáng)雷達(dá)系統(tǒng)抗電子信號干擾的能力，被廣泛應(yīng)用于雷達(dá)工程領(lǐng)域［1］。

傳統(tǒng)的脈沖寬度鑒別電路基于全模擬電路設(shè)計(jì)，采用單一電壓值作為脈沖寬度鑒別的比較門限，脈沖寬度鑒別能力低，受接收信號功率影響大，自適應(yīng)能力差。本文提出了一種可以根據(jù)接收雷達(dá)信號功率大小自動調(diào)節(jié)脈寬比較門限的脈寬鑒別器設(shè)計(jì)方法。通過高速模／數(shù)轉(zhuǎn)換器 （ADC）對輸入的模擬信號進(jìn)行連續(xù)采樣，通過獲取單次脈沖的最大采樣幅值來確定本次采樣脈沖的脈寬比較門限——最大采樣值的一半，同時存儲采樣得到的所有數(shù)據(jù)。當(dāng)本次信號采樣結(jié)束后，將采樣得到的所有數(shù)據(jù)與本次獲取的脈寬比較門限比較，通過獲取大于比較門限的連續(xù)采樣點(diǎn)數(shù)確定本次脈沖的寬度。

1 設(shè)計(jì)原理

假設(shè)ADC采樣速率為mMsps。

雷達(dá)發(fā)出的詢問信號的脈寬寬度τ：T1≤τ，其中T1為詢問信號的最小脈寬寬度。

待檢測信號 （包含詢問信號和干擾信號）如圖1所示。

圖1中連續(xù)出現(xiàn)的2次脈沖信號分別為S1，S2。假設(shè)信號S1的最大幅值為A1。N1、N2……Ni均為信號S1的采樣點(diǎn)數(shù)據(jù)。

圖1 待檢測信號波形圖

通過獲取最大采樣幅值可求得S1的脈寬比較門限值：

因ADC采樣速率為m，則采樣間隔時間：

假設(shè)大于脈寬比較門限的連續(xù)采樣點(diǎn)個數(shù)為n，則可求出S1的脈寬寬度：

將τ1代入Τ1≤τ1，可得Τ1m≤n。因此當(dāng)大于脈寬比較門限的連續(xù)采樣點(diǎn)數(shù)n≥T1m時，待檢測信號為雷達(dá)發(fā)出的詢問信號；否則為干擾信號。

信號S2分析同上。

2 硬件結(jié)構(gòu)

為了提高對采樣數(shù)據(jù)的處理能力，自適應(yīng)脈寬鑒別器采用了高性能的現(xiàn)場可編程門陣列 （FPGA）作為核心處理器件，其硬件結(jié)構(gòu)主要分為3個部分：信號調(diào)理電路、AD采樣模塊、FPGA數(shù)據(jù)處理模塊［2］。圖2為系統(tǒng)的原理框圖。

系統(tǒng)上電后，信號調(diào)理電路將輸入的模擬信號調(diào)理到AD模塊的采樣范圍，供其進(jìn)行連續(xù)的AD采樣并將采樣得到的數(shù)字信號發(fā)送給FPGA進(jìn)行數(shù)據(jù)處理。FPGA將接收到的采樣數(shù)據(jù)存入內(nèi)部自建先進(jìn)先出 （FIFO）并通過獲取最大采樣值確定本次脈沖的脈寬比較門限，當(dāng)本次采樣結(jié)束后再從FIFO中讀出數(shù)據(jù)與脈寬比較門限比較，確定采樣脈沖的脈寬寬度，當(dāng)與雷達(dá)詢問信號脈寬寬度相符時，輸出觸發(fā)脈沖。

圖2 系統(tǒng)原理框圖

3 軟件設(shè)計(jì)

系統(tǒng)軟件設(shè)計(jì)作為自適應(yīng)脈寬鑒別器的關(guān)鍵部分，主要擔(dān)負(fù)著對采樣點(diǎn)數(shù)據(jù)的判別處理，其設(shè)計(jì)的優(yōu)劣將直接影響脈寬鑒別器的鑒別性能。具體信號流程如圖3所示。

圖中系統(tǒng)軟件主要包含3個模塊：濾波模塊、數(shù)據(jù)處理模塊、觸發(fā)脈沖輸出模塊。

（1）濾波模塊

利用平滑算法對接收到的采樣點(diǎn)數(shù)據(jù)進(jìn)行平滑濾波，剔除信號脈沖上疊加的毛刺及尖峰干擾。同時通過設(shè)置噪聲門限濾除低于該門限的干擾噪聲。

（2）數(shù)據(jù)處理模塊

為了保證數(shù)據(jù)不丟失，本模塊采用雙FIFO的乒乓操作方式對數(shù)據(jù)進(jìn)行連續(xù)讀寫。內(nèi)部自建FIFO大小與所鑒別的雷達(dá)詢問信號脈沖寬度以及AD采樣的速率有關(guān)。

數(shù)據(jù)處理模塊主要包括寫FIFO控制、門限獲取、讀FIFO控制3部分。

寫FIFO控制：FPGA將平滑后的數(shù)據(jù)與噪聲門限比較后，將大于噪聲門限的數(shù)據(jù)寫入FIFO且寫計(jì)數(shù)器 （Wrcnt）加1，當(dāng)本次信號脈沖采樣完成后，判別寫計(jì)數(shù)器計(jì)數(shù)值并清零，當(dāng)計(jì)數(shù)值大于雷達(dá)詢問信號脈沖寬度所對應(yīng)的采樣次數(shù) （N）時，置寫完成標(biāo)志，更換FIFO，準(zhǔn)備寫下一個信號脈沖數(shù)據(jù)。否則，清空當(dāng)前FIFO，下一個信號脈沖數(shù)據(jù)到來時，繼續(xù)向當(dāng)前FIFO寫數(shù)據(jù)。

門限獲?。涸趯慒IFO的同時，對寫入FIFO的數(shù)據(jù)進(jìn)行不斷比較，找出本次連續(xù)采樣的最大值并通過該值確定當(dāng)前脈沖的脈寬比較門限——最大采樣值的一半。

圖3 系統(tǒng)軟件流程圖

讀FIFO控制：當(dāng)FPGA檢測到FIFO寫完成標(biāo)志后，讀取該FIFO數(shù)據(jù)并與其所對應(yīng)的脈寬門限進(jìn)行比較。當(dāng)讀取數(shù)據(jù)大于脈寬門限時讀計(jì)數(shù)器（Rdcnt）加1，否則判別讀計(jì)數(shù)器計(jì)數(shù)值并清零。

（3）觸發(fā)脈沖輸出模塊

根據(jù)讀計(jì)數(shù)器的計(jì)數(shù)值，確定信號的脈沖寬度，當(dāng)與雷達(dá)詢問信號脈沖寬度相符時，輸出觸發(fā)脈沖信號。

4 實(shí)驗(yàn)結(jié)果

通過軟件設(shè)置脈寬鑒別器ADC采樣速率為40Msps，假設(shè)雷達(dá)發(fā)射的詢問信號為大于等于1.3μs的脈沖信號。待測信號通過信號發(fā)生器產(chǎn)生，當(dāng)檢測到符合詢問信號脈沖寬度時輸出觸發(fā)脈沖。驗(yàn)證波形如圖4所示。

通過實(shí)驗(yàn)發(fā)現(xiàn)，在ADC采樣速率為40Msps的情況下，自適應(yīng)脈寬鑒別器能夠鑒別不同幅度的信號脈沖寬度。

由于受信號本身因素 （幅度、邊沿時間、毛刺）及輸入信號調(diào)理電路的影響，在輸入信號幅度為2.4V、邊沿時間為100ns的條件下，脈寬鑒別器的鑒別精度為0.04μs；在輸入信號幅度為0.5 V、邊沿時間為500ns的條件下，脈寬鑒別器的鑒別精度為0.1μs。對于與詢問信號脈沖寬度相差0.1μs以上的干擾信號，脈寬鑒別器能起到很好的抑制作用。因此提高AD采樣速度，采用較好的集成運(yùn)放調(diào)理信號，能夠進(jìn)一步提高自適應(yīng)脈寬鑒別器的鑒別精度，更好地抑制有源干擾。

圖4 待測信號波形以及輸出觸發(fā)信號波形

5 結(jié)束語

本文設(shè)計(jì)并實(shí)現(xiàn)了基于自適應(yīng)門限的脈沖寬度鑒別器。通過采用AD采樣獲取自適應(yīng)脈寬比較門限的方式，有效地解決了接收信號因功率 （幅度）的不同而難于鑒別的問題。通過實(shí)驗(yàn)表明，自適應(yīng)脈寬鑒別器能夠有效地抑制不同功率的信號干擾，對脈沖信號寬度的鑒別起到了很大的改善作用，同時也間接地提高了雷達(dá)的抗干擾能力。

［1］王德志，單濤，魯溟峰.一種脈寬鑒別器算法在雷達(dá)中的應(yīng)用 ［J］.火控雷達(dá)技術(shù)，2004，33 （3）：14－16.

［2］徐國平，連雁翔，張紅明.可編程器件實(shí)現(xiàn)的雷達(dá)數(shù)字脈沖寬度鑒別電路 ［J］.國外電子元器件，2002 （3）：26－27.