朱文戈，葉凌云

(浙江大學(xué)生物醫(yī)學(xué)工程與儀器科學(xué)學(xué)院，杭州 310027)

1 概述

直接數(shù)字波形合成(Direct Digital Waveform Synthesizer,DDWS)采用逐點(diǎn)輸出波形數(shù)據(jù)，不存在相位截?cái)嗾`差，可以最大程度保證信號(hào)的細(xì)節(jié)不遺漏[1]。因此，它廣泛應(yīng)用于任意波形發(fā)生器(Arbitrary Wave Generator,AWG)，特別適合產(chǎn)生復(fù)雜且不規(guī)則的波形[2]。然而，DDWS的采樣時(shí)鐘頻率受時(shí)序控制器的限制，高速采樣的實(shí)現(xiàn)方式是基于波形查找表的并行存儲(chǔ)技術(shù)[3]。

在高速采樣系統(tǒng)的并行存儲(chǔ)結(jié)構(gòu)中，對(duì)n通道波形查找表進(jìn)行預(yù)取樣后，再經(jīng)過并串轉(zhuǎn)換器把并行的預(yù)取樣數(shù)轉(zhuǎn)換成串行數(shù)據(jù)流[4]。通過這種方式，波形查找表的采樣頻率可以降至原來的1/n[5]。但波形查找表必須與通道數(shù)對(duì)應(yīng)，因而被n次復(fù)制，速度性能的提升以增加存儲(chǔ)空間為代價(jià)[6]。傳統(tǒng)的并行存儲(chǔ)結(jié)構(gòu)雖然能夠克服速度性能與存儲(chǔ)空間之間的矛盾[7]，但對(duì)周期采樣數(shù)必須是并行通道數(shù)的整數(shù)倍，限制了DDWS的信號(hào)輸出精度。針對(duì)上述問題，本文著眼于數(shù)據(jù)輸出序列規(guī)律，提出一種DDWS并行存儲(chǔ)改進(jìn)方法。

2 并行存儲(chǔ)結(jié)構(gòu)的改進(jìn)

2.1 傳統(tǒng)的并行存儲(chǔ)結(jié)構(gòu)

不失一般性，本文以四路并行存儲(chǔ)為例對(duì)改進(jìn)方法進(jìn)行詳細(xì)研究。設(shè)四路波形查找表中的數(shù)據(jù)總數(shù)均為m，即周期采樣點(diǎn)數(shù)為m。根據(jù)預(yù)取樣的性質(zhì)，通道地址累加步進(jìn)值由單通道時(shí)的1變?yōu)?[8]。針對(duì)采樣點(diǎn)數(shù)的2種情況，系統(tǒng)在2個(gè)周期內(nèi)的輸出序列如圖1所示。

圖1 兩周期波形序列輸出示意圖

每個(gè)通道在一個(gè)周期內(nèi)的采樣點(diǎn)數(shù)p為：

如果周期采樣數(shù)m不是4的倍數(shù)(圖1(a))，每個(gè)通道遍歷到的采樣點(diǎn)會(huì)隨周期而變。例如，通道A在第1個(gè)周期內(nèi)遍歷的采樣點(diǎn)序號(hào)為：1,5,…,m–2，而在第2個(gè)周期內(nèi)遍歷的序號(hào)為：2,6,…,m–1。如果周期采樣數(shù)m是4的倍數(shù)(圖1(b))，每個(gè)通道只遍歷固定采樣點(diǎn)。例如，通道A遍歷的采樣點(diǎn)序號(hào)為：1,5,…,m–3。根據(jù)這個(gè)性質(zhì)，每個(gè)通道波形數(shù)據(jù)的空間可以縮減至原先的1/4，即n個(gè)采樣點(diǎn)，每個(gè)通道的地址發(fā)生器相同，即在1～n之間循環(huán)計(jì)數(shù)，累加步進(jìn)值為1。采用這種方法，在不增加存儲(chǔ)空間的情況下實(shí)現(xiàn)高速輸出，克服了速度性能與存儲(chǔ)空間之間的矛盾[9]。四通道存儲(chǔ)地址詳細(xì)分配如表1所示。

表1 4通道存儲(chǔ)地址分配

由上述方法可知，傳統(tǒng)存儲(chǔ)結(jié)構(gòu)輸出波形精度為4T，T為采樣時(shí)鐘周期。例如，當(dāng)采樣頻率為1 GHz時(shí)，四通道的輸出波形精度為4 ns。如果需要輸出周期為62 ns的波形信號(hào)，由于精度的限制，波形發(fā)生器只能輸出周期為60 ns的信號(hào)，如圖2所示。其中，圖2(b)的采樣頻率為1 GHz，采樣點(diǎn)個(gè)數(shù)為60；圖2(c)的采樣頻率為4 GHz，采樣點(diǎn)個(gè)數(shù)為248。從圖中可以看出，輸出波形不但周期不準(zhǔn)確，而且在周期間出現(xiàn)不連續(xù)特性。如果需要準(zhǔn)確輸出波形就必須把采樣頻率提高至原來的4倍，即4 GHz，采樣點(diǎn)數(shù)也相應(yīng)提高至原來的4倍，對(duì)硬件資源提出了很高的要求。

圖2 傳統(tǒng)方法的輸出波形

2.2 改進(jìn)的并行存儲(chǔ)結(jié)構(gòu)

針對(duì)上述問題，需要對(duì)傳統(tǒng)并行存儲(chǔ)結(jié)構(gòu)進(jìn)行改進(jìn)，添加額外寄存器用于放置余數(shù)序號(hào)的數(shù)據(jù)。假設(shè)當(dāng)余數(shù)是1時(shí)(m=4n+1)，余數(shù)序號(hào)為4n+1，在第一個(gè)周期輸出4n點(diǎn)后，下一組輸出幀為(4n+1,1,2,3)。從通道A,B,C中分別取地址1,2,3，通道D不取，而從額外寄存器中取地址4n+1代替。依次類推，以4個(gè)周期為一個(gè)循環(huán)，輸出序列如圖3所示。

圖3 4周期輸出序列(m=4n+1)

在圖3中，每個(gè)虛線框表示輸出的4個(gè)并行數(shù)據(jù)。從圖中可以看出，當(dāng)輸出每個(gè)周期的末幀時(shí)，額外地址4n+1中的數(shù)據(jù)會(huì)替代一個(gè)通道的數(shù)據(jù)。這時(shí)，沒有輸出數(shù)據(jù)的通道的訪問地址保持不變，因此，必須分別控制每個(gè)通道的地址發(fā)生器，自適應(yīng)地選擇輸出的并行數(shù)據(jù)。

其次，4個(gè)并行數(shù)據(jù)在輸出時(shí)的順序會(huì)隨著周期而變化。例如第1周期輸出的第一幀為(1,2,3,4)，對(duì)應(yīng)的通道順序是(A,B,C,D)，而第2周期輸出的第一幀為(4,5,6,7)，對(duì)應(yīng)的通道順序變?yōu)?D,A,B,C)。因此，需要有一個(gè)并行重構(gòu)控制器調(diào)整并行輸出的順序，自適應(yīng)地對(duì)輸出的并行數(shù)據(jù)進(jìn)行排序。具體結(jié)構(gòu)如圖4所示。從圖4可以看出，并行重構(gòu)器除了把4路并行數(shù)據(jù)的輸出順序調(diào)整外，當(dāng)遇到特殊幀時(shí)，還需要插入余數(shù)數(shù)據(jù)(虛線表示)。這樣會(huì)增加并行重構(gòu)器的復(fù)雜度。

圖4 改進(jìn)的DDWS并行存儲(chǔ)結(jié)構(gòu)

為了降低重構(gòu)器控制復(fù)雜度，將余數(shù)數(shù)據(jù)搬移至各通道波形查找表中，詳細(xì)分配如表2所示。由于改進(jìn)方法對(duì)周期采樣數(shù)沒有限制，輸出信號(hào)的精度由原來的4T提高為T，克服了傳統(tǒng)方法需要提高采樣頻率才能實(shí)現(xiàn)的缺點(diǎn)。

表2 四通道存儲(chǔ)地址優(yōu)化分配

3 改進(jìn)并行存儲(chǔ)結(jié)構(gòu)的實(shí)現(xiàn)

3.1 地址發(fā)生器

地址發(fā)生器在功能上是循環(huán)累加器，但累加的步進(jìn)值會(huì)根據(jù)不同幀而變化。設(shè)每個(gè)周期的采樣點(diǎn)數(shù)為m，則存儲(chǔ)器輸出周期循環(huán)幀數(shù)K的表達(dá)式為：

其中，4為并行通道數(shù)。第1種情況時(shí)，4路地址發(fā)生器在1～K循環(huán)，累加步進(jìn)值為1。其他3種情況時(shí)，4路地址發(fā)生器的累加步進(jìn)值隨著幀的不同而改變。圖5為m=4n+1時(shí)K幀輸出序列圖。從圖5可知，當(dāng)幀數(shù)k為n,2n和3n時(shí)，通道A跳過地址4n+1(用虛線表示)；當(dāng)幀數(shù)k為n,2n和4n+1時(shí)，通道B跳過地址4n+1。其他通道也有類似規(guī)律。在設(shè)計(jì)相應(yīng)的計(jì)數(shù)器時(shí)，在特定幀時(shí)，累加步進(jìn)值為2；在其他幀時(shí)，累加步進(jìn)值為1，這樣就能方便實(shí)現(xiàn)上述時(shí)序。余數(shù)為其他值時(shí)，也有類似的性質(zhì)。通過枚舉法，可以得到在各種余數(shù)的情況下各個(gè)通道累加步進(jìn)值，如表3所示。

圖5 K幀輸出序列圖(m=4n+1)

表3 通道累加步進(jìn)值歸納

3.2 并行重構(gòu)器

從圖5可知，盡管輸出的并行數(shù)據(jù)和圖3一致，但是輸出的順序卻不同。排列順序會(huì)隨著k值而變化。因此，需要并行重構(gòu)器對(duì)并行數(shù)據(jù)進(jìn)行重新排列。為了符合時(shí)序收斂要求，并行重構(gòu)器基于組合邏輯和觸發(fā)器級(jí)聯(lián)的流水線結(jié)構(gòu)而實(shí)現(xiàn)，并行重構(gòu)器映射如表4所示。

表4 并行重構(gòu)器映射

4 仿真驗(yàn)證

針對(duì)上述存儲(chǔ)結(jié)構(gòu)改進(jìn)方法，本文基于Xilinx的集成開發(fā)環(huán)境ISE12.3對(duì)其進(jìn)行綜合后仿真驗(yàn)證[10]。為了驗(yàn)證改進(jìn)前后的效果，采樣頻率設(shè)置為1 GHz，輸出波形的周期設(shè)置為66 ns。為了方便觀察序列輸出效果，波形周期數(shù)據(jù)為三角波，圖6為詳細(xì)綜合后仿真。圖中clk_in為數(shù)據(jù)輸出采樣時(shí)鐘，即1 GHz，clk/4是clk四分頻后并行取樣時(shí)鐘[11]。圖6(a)為采用傳統(tǒng)方法輸出的波形，每個(gè)通道周期遍歷固定的16個(gè)點(diǎn)，由傳統(tǒng)方法特點(diǎn)可知輸出的波形周期只能是64 ns，導(dǎo)致最后2 ns的數(shù)據(jù)遺漏，周期信號(hào)不連續(xù)。圖6(b)為采用改進(jìn)方法輸出的波形，通過觀察4個(gè)通道遍歷的數(shù)據(jù)值，每個(gè)通道遍歷了17個(gè)點(diǎn)，并且每個(gè)周期遍歷的數(shù)不完全相同。通過觀察4個(gè)通道重構(gòu)前后的輸出數(shù)據(jù)，并行數(shù)據(jù)的排列順序得到復(fù)原。

圖6 輸出序列綜合后仿真圖

重構(gòu)前和重構(gòu)后的數(shù)據(jù)差一個(gè)時(shí)鐘節(jié)拍，符合流水線的設(shè)計(jì)。重構(gòu)后的并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換后，輸出對(duì)應(yīng)的三角波[12]。由于改進(jìn)方法的波形精度為1 ns，因此能輸出66 ns的完整波形。通過綜合后仿真測試，改進(jìn)方法克服了傳統(tǒng)存儲(chǔ)結(jié)構(gòu)的缺點(diǎn)，驗(yàn)證了改進(jìn)方法的有效性。

本文改進(jìn)方法中的改進(jìn)地址發(fā)生器和并行重構(gòu)器需要額外的邏輯資源開銷。對(duì)不同周期采樣點(diǎn)數(shù)和通道數(shù)進(jìn)行綜合后仿真測試，比較改進(jìn)前后的占用資源大小，如圖7所示。從圖7(a)～圖7(c)中可以看出，在通道數(shù)為定值時(shí)，改進(jìn)后寄存器的資源開銷增加87～201；查找表的資源開銷增加189～481。對(duì)于當(dāng)前FPGA上百萬門的總邏輯資源，開銷增量均不到1%。另一方面，資源開銷增量會(huì)隨著周期采樣點(diǎn)數(shù)的增加而增加，但是增加幅度并不大；比較周期采樣點(diǎn)為600～12000的兩者資源可以看到，雖然周期采樣點(diǎn)增加一個(gè)數(shù)量級(jí)，但是資源開銷增量相差約為100。因此，此改進(jìn)方法在硬件資源上具有顯著優(yōu)勢。

另外，從圖7(d)～圖7(f)可知，邏輯資源開銷會(huì)隨著通道數(shù)的增加而增加，通道數(shù)的增加能夠輸出更高速的波形，符合速度和面積互換原則。上述資源的分析，驗(yàn)證了改進(jìn)方法的可行性。

圖7 改進(jìn)前與改進(jìn)后占用資源對(duì)比

5 結(jié)束語

目前，任意波形合成的信號(hào)發(fā)生器在國內(nèi)的研究仍處于起步階段，有待進(jìn)一步發(fā)展。本文提出的改進(jìn)方法借鑒傳統(tǒng)并行存儲(chǔ)結(jié)構(gòu)的思路，在并串轉(zhuǎn)換器和波形查找表之間插入一級(jí)并行重構(gòu)器，使之能夠根據(jù)周期采樣點(diǎn)數(shù)自適應(yīng)地調(diào)節(jié)輸出的數(shù)據(jù)和順序，從而克服了傳統(tǒng)并行結(jié)構(gòu)中周期采樣點(diǎn)數(shù)的限制，提高了信號(hào)輸出精度。經(jīng)FPGA綜合后的仿真測試驗(yàn)證，本文方法達(dá)到了預(yù)期的要求；對(duì)比幾種通道數(shù)和周期采樣點(diǎn)數(shù)，可以得出邏輯資源開銷并不大，在硬件資源上優(yōu)勢明顯。本文方法雖然只對(duì)幾種通道數(shù)進(jìn)行研究和對(duì)比，但是該方法具有普遍性，能夠應(yīng)用于各種通道數(shù)和周期采樣點(diǎn)。

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