畢 卓，陳曉君

（1.上海大學(xué)機(jī)電工程與自動(dòng)化學(xué)院，上海 200072；2.上海大學(xué)微電子研發(fā)中心，上海 200072）

1 引言

在集成電路發(fā)展的幾十年中，最小特征尺寸從微米減小至深亞微米甚至納米，現(xiàn)在已經(jīng)進(jìn)入22納米時(shí)代。MOS器件特征尺寸進(jìn)入深亞微米級(jí)以后，各種在長(zhǎng)溝道下不明顯的短溝道效應(yīng)開始出現(xiàn)，包括：影響閾值電壓的短溝、窄溝效應(yīng)，遷移率相關(guān)效應(yīng)及載流子速度飽和效應(yīng)，影響器件壽命的熱載流子效應(yīng)，造成亞閾值特性退化的漏感應(yīng)勢(shì)壘降低效應(yīng)等等。

在集成電路設(shè)計(jì)的過程中，隨著尺寸的減小，工作頻率越來(lái)越高，也就是說(shuō)，對(duì)電路中的時(shí)間要求越來(lái)越精確。數(shù)字集成電路的時(shí)間消耗主要有兩部分，一個(gè)是邏輯門的延時(shí)，另一個(gè)是互連線的延時(shí)。本文主要考慮的是邏輯門的延時(shí)。邏輯功效是一種快速估算和優(yōu)化邏輯門延時(shí)的方法，由Sutherland I E等人［1，2］第一次提出。邏輯門的邏輯功效定義為：在提供相同輸出電流的情況下，這個(gè)門的輸入電容與反相器的輸入電容的比值。邏輯功效法估算延時(shí)模型為：

其中，τ0是不帶負(fù)載反相器延時(shí)，也就是最小尺寸的反相器的傳播延時(shí)（輸入越過50%值輸出越過50%的最長(zhǎng)時(shí)間）；g是邏輯門的邏輯功效；h是邏輯門的電氣功效或邏輯門的扇出Cout／Cin；p是邏輯門的寄生延時(shí)［1］。該公式表明邏輯門的扇出與延時(shí)有線性關(guān)系。

邏輯功效法基于線性模型，前提是通過每級(jí)的功效延時(shí)相等來(lái)實(shí)現(xiàn)最小的路徑延時(shí)。這一簡(jiǎn)化過程是該方法的最大優(yōu)勢(shì)，但也產(chǎn)生了許多局限性：（1）在特征尺寸進(jìn)入深亞微米以后，MOS器件的短溝道效應(yīng)更加顯著。而經(jīng)典的邏輯功效法并沒有考慮短溝道效應(yīng)。（2）互連延時(shí)?，F(xiàn)在的集成電路的工藝越來(lái)越先進(jìn)，特征尺寸越來(lái)越小，邏輯門的延時(shí)不斷減小，但是互連線的延時(shí)卻沒有多大的改變，以至于互連的延時(shí)在集成電路中日漸重要。在文獻(xiàn)［3，4］中，作者分別采用ULE（Unified Logical Effort）方法和插入驅(qū)動(dòng)的方法來(lái)改善互連的延時(shí)。（3）功耗。在現(xiàn)在的移動(dòng)智能時(shí)代，功耗必須放在設(shè)計(jì)階段。文獻(xiàn)［5］采用了電流源模型，將一個(gè)單元的輸出直流表示成輸入和輸出電壓的非線性函數(shù)。時(shí)序分析器對(duì)輸出電流進(jìn)行數(shù)值積分，以求出在一個(gè)隨意的RC網(wǎng)絡(luò)內(nèi)電壓與時(shí)間的函數(shù)關(guān)系，進(jìn)而求解傳播延時(shí)。（4）輸入斜率。延時(shí)時(shí)間隨著輸入上升延遲增加而增加，晶體管由截止區(qū)到導(dǎo)通區(qū)，不是瞬間導(dǎo)通，是需要時(shí)間的。文獻(xiàn)［6～8］對(duì)輸入的上升延遲和延時(shí)的關(guān)系做了充分的分析，減小了輸入的上升延遲對(duì)延時(shí)的影響。但是，在估算延時(shí)的時(shí)候，最小反相器的PMOS與NMOS的寬長(zhǎng)比假設(shè)為2，這種假設(shè)是不精確的。估算邏輯功效的延時(shí)假設(shè)了相串聯(lián)的N個(gè)晶體管，每一個(gè)晶體管必須是原來(lái)寬的N倍，才能給予相同的電流，但是串聯(lián)晶體管的速度飽和程度較弱，因而有更低的電阻［9］。

本文分為四部分，將重點(diǎn)考慮速度飽和效應(yīng)對(duì)邏輯門延時(shí)的影響，并加以分析。第2節(jié)分析反相器PMOS和NMOS寬的比值及其本征延時(shí)；第3節(jié)根據(jù)邏輯功效法估算常用邏輯門的延時(shí)；第4節(jié)采用美國(guó)亞利桑那州立大學(xué)的PTM（Predictive Technology Model）32nm、65nm、90nm和130nm的模型，45nm采用了北卡羅來(lái)納州立大學(xué)的FreePDK模型對(duì)常用門的仿真以及分析；第5節(jié)是結(jié)束語(yǔ)。

2 反相器的延時(shí)

反相器由一個(gè)PMOS和一個(gè)NMOS組成，是所有數(shù)字設(shè)計(jì)的核心。線性區(qū)和飽和區(qū)的漏源電流改進(jìn)公式［10］為：

其中，μeff為有效遷移率；VC為臨界電壓，就是達(dá)到臨界有效電場(chǎng)時(shí)的漏源電壓，VC＝ECL，EC是臨界電場(chǎng)強(qiáng)度，L是MOS器件的寬；Cox為單位面積氧化層電容；考慮漏致勢(shì)壘降低效應(yīng)（DIBL），過驅(qū)動(dòng)電壓VGT＝Vgs－Vt，其中，Vt是閾值電壓；Vdsat為飽和電壓；vsat為載流子速度。當(dāng)Vds＜Vdsat時(shí)，MOS管工作在線性區(qū)，將載流子的遷移率考慮其中，添加了（1＋Vds／VC）；當(dāng)Vds＞Vdsat時(shí)，MOS管工作在線性區(qū)，載流子的速度達(dá)到飽和，考慮了載流子速度飽和的情況。

當(dāng)電場(chǎng)高于臨界值EC時(shí)，載流子速度趨于飽和，電子飽和速度vsat－n近似為107cm／s，空穴飽和速度vsat－p近似為8×106cm／s［11］。當(dāng)橫向電場(chǎng)足夠大時(shí)，取決于載流子的最大速度，電流將在某個(gè)值上飽和。臨界電場(chǎng)強(qiáng)度EC為［12，13］：

其中，μeff為有效遷移率。載流子的漂移速度正比于在源和漏之間的橫向電場(chǎng)，這一比例常數(shù)稱為載流子遷移率，表示在單位電場(chǎng)強(qiáng)度作用下，載流子所獲得的漂移速度的絕對(duì)值，描述了載流子在電場(chǎng)中漂移的難易程度。為了對(duì)遷移率退化建模，可以用一個(gè)較小的Vgs與有關(guān)的μeff代替μ［14，15］：

使式（1）的兩部分在Vds＝Vdsat處相等，求出飽和電壓值：

將式（2）代入式（1）得到考慮速度飽和時(shí)的飽和電流：

在反相器翻轉(zhuǎn)的時(shí)候，輸入電壓上升或下降，PMOS和NMOS同時(shí)導(dǎo)通。PMOS和NMOS總是飽和的，使兩個(gè)晶體管的電流相等：

其中，VCn和VCp分別為NMOS和PMOS的臨界電壓。反相器PMOS與NMOS寬之比：

晶體管在整個(gè)跳變過程中一直保持在飽和區(qū)，因而電流大致保持在Idsat不變。此時(shí)，等效電阻［3］：

MOS器件的柵極是一個(gè)良好的電容，可以把它看成一個(gè)平行版電容：它的頂部為柵，底部為溝道，在它們之間有很薄的氧化物介質(zhì)，因此它的電容為［3］：

因?yàn)榉聪嗥鞯腜MOS柵長(zhǎng)是NMOS柵長(zhǎng)的γ倍，所以每個(gè)反相器表現(xiàn)出來(lái)的柵電容為（1＋γ）Cg?？紤]反相器一階RC系統(tǒng)的階躍響應(yīng)，本征延時(shí)τ：

將式（3）和式（4）代入式（5）得到：

其中，電源電壓VDD是固定不變的，載流子的飽和速度vsat、過驅(qū)動(dòng)電壓VGT和臨界電壓VC由工藝決定。因此，反相器的本征延時(shí)τ可以通過改變PMOS與NMOS寬之比γ和特征尺寸L來(lái)改變。

3 邏輯門的延時(shí)

邏輯門的延時(shí)包括兩部分：寄生延時(shí)和功效延時(shí)。寄生延時(shí)是一個(gè)門驅(qū)動(dòng)它本身內(nèi)部擴(kuò)散電容所需要的時(shí)間。加大晶體管的寬度將減小電阻但是會(huì)增大電容。因此，理想情況下，寄生延時(shí)與門的尺寸無(wú)關(guān)。功效延時(shí)取決于負(fù)載電容與出入電容的比值。所以，功效延時(shí)隨晶體管的寬度變化而變化。邏輯門的復(fù)雜度由邏輯功效表示，反相器的邏輯功效定義為1。對(duì)于N輸入與非門，N個(gè)NMOS串聯(lián)，為使它的上升延遲和下降延遲與最小尺寸的反相器近似相等，把它們NMOS的寬度乘以N得到的導(dǎo)通電阻等于反相器的NMOS器件的導(dǎo)通電阻。對(duì)于N輸入或非門，N個(gè)PMOS串聯(lián)，為使它的上升延遲和下降延遲與最小尺寸的反相器近似相等，把它們PMOS的寬度乘以N得到的導(dǎo)通電阻等于反相器的PMOS器件的導(dǎo)通電阻。

反相器PMOS晶體管的電阻是NMOS晶體管的γ倍，表現(xiàn)出（1＋γ）單位的輸入電容。二輸入與非門每個(gè)輸入端表現(xiàn)出（2＋γ）單位的輸入電容，它的邏輯功效是（2＋γ）／（1＋γ）。二輸入或非門每個(gè)輸入端表現(xiàn)出（1＋2γ）單位的輸入電容，它的邏輯功效是（1＋2γ）／（1＋γ）。如表1列出了常見門的邏輯功效。

Table 1 Logic effort of common gates表1 常見門的邏輯功效

一般情況下，邏輯功效的大小隨著輸入個(gè)數(shù)的增加而增加。速度飽和是指載流子速度在高場(chǎng)強(qiáng)度下受到限制。根據(jù)長(zhǎng)溝道模型，相串聯(lián)的兩個(gè)晶體管的總電阻是每個(gè)晶體管電阻的和。但是，如果晶體管完全速度飽和，那么電流和電阻將變?yōu)榕c溝道長(zhǎng)度無(wú)關(guān)。實(shí)際的晶體管工作在這兩種極端情形之間，這意味著相串聯(lián)的晶體管的電阻比各個(gè)晶體管電阻的和稍小。溝道非常短的晶體管更加容易達(dá)到速度飽和。相串聯(lián)的N個(gè)晶體管相當(dāng)于一個(gè)溝道長(zhǎng)度擴(kuò)大N倍的晶體管。因此，相串聯(lián)的N個(gè)晶體管的電流與單個(gè)晶體管的電流之比為：

如圖1所示，速度飽和對(duì)邏輯常用門邏輯功效的影響，與經(jīng)典邏輯功效相比稍小，但是更準(zhǔn)確。表2是考慮速度飽和效應(yīng)常用門的邏輯功效對(duì)比。寄生延時(shí)在邏輯門的延時(shí)中占有很大一部分。反相器的寄生延時(shí)與邏輯功效為1的反相器的功效延時(shí)相同。邏輯門的寄生延時(shí)通常定義為邏輯門的輸出端的擴(kuò)散電容與反相器的輸出電容的比值。根據(jù)此定義，計(jì)算出常用門的寄生延時(shí)如表3所示。邏輯門的傳播延時(shí)等于功效延時(shí)與寄生延時(shí)的和，可以按表1和表2分別計(jì)算出功效延時(shí)和寄生延時(shí)，相加就可以計(jì)算出總的傳播延時(shí)。

Figure 1 Logic effort of logic gate considering velocity saturation圖1 考慮速度飽和后的門的邏輯功效

Table 2 Effect of velocity saturation on logic effort表2 速度飽和對(duì)邏輯功效的影響

Table 3 Effect of velocity saturation on parasitic delay表3 速度飽和對(duì)寄生延時(shí)的影響

4 仿真與分析

邏輯功效法估算延時(shí)是以反相器的最小單位的延時(shí)，反相器延時(shí)分為寄生延時(shí)和功效延時(shí)。反相器的寄生延時(shí)是輸出端的擴(kuò)散電容的充放電時(shí)間，歸一化后為1。當(dāng)反相器的扇出為1時(shí)，其功效延時(shí)也為1。此時(shí)，反相器的功效延時(shí)和寄生延時(shí)是相等的。

本文采用五種不同的工藝庫(kù)，包括美國(guó)亞利桑那州立大學(xué)的PTM 32nm、65nm、90nm和130nm模型，45nm采用了北卡羅來(lái)納州立大學(xué)的FreePDK模型，采用hspice進(jìn)行仿真驗(yàn)證。這些模型手工計(jì)算用的參數(shù)如表4所示。

Table 4 Calculation parameters of each model library表4 各模型庫(kù)計(jì)算參數(shù)

圖2是對(duì)扇出為1的反相器進(jìn)行仿真，對(duì)PMOS與NMOS寬的比值參數(shù)掃描。tpdr是上升延遲，tpdf是下 降 延 遲，tp＝（tpdr＋tpdf）／2是 傳 播 延時(shí)。

從圖2中可以看出，不管是哪種工藝，從32 nm到130nm，傳播延時(shí)基本上沒有變化，PMOS與NMOS寬的比值對(duì)反相器tp的傳播延時(shí)沒有太大的影響。但是，對(duì)反相器的上升延遲和下降延遲就有比較大的影響。如圖3所示，從65nm到130nm，隨著γ的變大，上升延遲和下降延遲的絕對(duì)值｜（tpdr－tpdf）｜開始快速下降，至1.5左右后緩慢變大。不管是那種工藝，對(duì)于反相器，｜（tpdrtpdf）｜都有個(gè)最小值。

Figure 2 Effect ofγon parasitic delay圖2 γ對(duì)傳播延時(shí)的影響

Figure 3 Effect ofγon rising and falling delay圖3 γ對(duì)上升延遲和下降延遲的影響

根據(jù)圖2和圖3選擇一個(gè)恰當(dāng)?shù)摩?，如?所示。從表5中發(fā)現(xiàn)，γ的實(shí)驗(yàn)值隨著工藝尺寸的減小而減小，改進(jìn)后的γ理論值也在減小，但是減小的幅度沒有實(shí)驗(yàn)值減小的幅度大。

如果僅僅考慮延時(shí)，65nm、90nm和130nm工藝γ可以有個(gè)比較好的估計(jì)。在深亞微米下，理論值與實(shí)驗(yàn)值誤差比較大。在深亞微米下，對(duì)模型庫(kù)的精度的要求越來(lái)越高，等效電阻和柵電容須采用更精確的模型。

在五種不同工藝下，常用門的延時(shí)理論值和實(shí)驗(yàn)值如表6所示。從表6中可以發(fā)現(xiàn)：（1）反相器的理論值與實(shí)驗(yàn)值的誤差比較大，主要原因是柵電容模型不夠精確，但是系統(tǒng)的初步設(shè)計(jì)是可以的。由于邏輯功效法估算延時(shí)是基于反相器的延時(shí)，為了防止反相器誤差傳遞至邏輯門誤差中，在后續(xù)邏輯門的延時(shí)估算采用反相器的實(shí)驗(yàn)值。（2）所有與非門的誤差比較小，在10%以內(nèi)，而或非門誤差比較大，二輸入或非門的誤差在10%～20%，三輸入或非門的誤差在30%～40%。說(shuō)明估算與非門時(shí)更精確，而或非門比較粗糙。與經(jīng)典方法相比，與非門的誤差有所減小，大部分精度減小了約10%，而或非門的誤差有所增加。主要原因是在計(jì)算過程中，假設(shè)PMOS和NMOS都完全速度飽和，PMOS器件的載流子空穴并沒有達(dá)到完全速度飽和，而NMOS器件的載流子電子的遷移率更大，容易達(dá)到速度飽和。PMOS器件速度飽和程度與輸入數(shù)有關(guān)，可以乘以一個(gè)修正因子，以提高精確度。

三輸入或非門的下降延遲遠(yuǎn)大于上升延遲。根據(jù)電阻計(jì)算公式：R＝ρL／W，串聯(lián)之后幾個(gè)MOS器件的溝道連在一起，MOS器件L變大，MOS器件W以相同的倍數(shù)變大，以減小寄生電阻。當(dāng)串聯(lián)的MOS速度變多時(shí)，MOS器件的寬長(zhǎng)比W／L迅速變大，導(dǎo)致上升延遲和下降延遲的相差較大，尤其在特征尺寸大的工藝條件下更加明顯。

5 結(jié)束語(yǔ)

隨著CMOS工藝發(fā)展，特征尺寸越來(lái)越小，在長(zhǎng)溝道器件中不明顯的短溝道效應(yīng)對(duì)CMOS集成電路的影響越來(lái)越大。邏輯功效法適合在設(shè)計(jì)初期快速估算邏輯門的延時(shí)和電路的延時(shí)。本文根據(jù)MOS器件速度飽和效應(yīng)，對(duì)原有的邏輯功效法估算延時(shí)改進(jìn)。采用五種不同的工藝對(duì)改進(jìn)之后的方法進(jìn)行驗(yàn)證，并且達(dá)到預(yù)期的效果。改進(jìn)之后的計(jì)算比較簡(jiǎn)單，估算后的延時(shí)與非門的精確度比較高，但是或非門的精度不高。主要是因?yàn)镻MOS器件載流子空穴和NMOS器件載流子電子的遷移率不同，NMOS器件更容易達(dá)到速度飽和，PMOS器件的速度飽和效應(yīng)不顯著。根據(jù)不同的工藝和MOS器件串聯(lián)的個(gè)數(shù)，乘以一個(gè)修正因子可以提高精度?？紤]到該方法的缺點(diǎn)比較明顯，在將來(lái)的研究工作中加以改進(jìn)，考慮深亞微米的另一主要延時(shí)——互連的延時(shí)，并結(jié)合功耗面積的因素，綜合估算邏輯門的延時(shí)和電路的延時(shí)。

Table 5 Width ratioγof PMOS and NMOS in inverter表5 反相器PMOS與NMOS寬的比值

Table 6 Common gate delay during different processes表6 不同工藝常用門的延時(shí)

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