唐萬(wàn)明+范朝元

摘要： 以DDR高速總線為例，通過對(duì)DDR源同步時(shí)序的分析，以此提供一個(gè)高速PCB設(shè)計(jì)中高速總線時(shí)序完整的分析方法，從而使設(shè)計(jì)中的高速總線頻率達(dá)到真正高速度和大的時(shí)序裕量。在此創(chuàng)新地在時(shí)序分析過程打破純粹的理論公式推導(dǎo)，結(jié)合仿真分析軟件，采用理論計(jì)算和仿真圖形相結(jié)合的方法，使時(shí)序分析變得更加簡(jiǎn)化和直觀。這種分析方法在其他高速總線分析中也得到廣泛應(yīng)用，并在實(shí)踐中得到有效驗(yàn)證。

關(guān)鍵詞： 時(shí)序完整性； 建立時(shí)間； 保持時(shí)間； 飛行時(shí)間； 緩沖延時(shí)

中圖分類號(hào)： TN710?34 文獻(xiàn)標(biāo)識(shí)碼： A文章編號(hào)： 1004?373X（2014）08?0075?04

Research of DDR source synchronization time?sequence simulation based on Cadence

TANG Wan?ming， FAN Chao?yuan

（Chongqing Jinmei Communication Co.，Ltd.， Chongqing 400030， China）

Abstract：Taking high?speed DDR bus as an example， a complete time?sequence analysis method about high?speed bus in high?speed PCB design is proposed according to the DDR source synchronization time?sequence analysis to enable the frequency of high?speed bus in design to achieve really high?speed and large time?sequence margin. The innovation of this paper lies in the time?sequence analysis process， which breaks the purely theoretical formula derivation and makes time?sequence analysis become more simple and intuitive by combining with simulation analysis software and adopting the method of combining theoretical calculation with simulation graphics. This analysis method has been widely used and well proven in practice in other high?speed bus analyses.

Keywords： time?sequence integrity； setup time； hold time； flight time； buffer delay

在高速PCB設(shè)計(jì)中，從廣義的角度來(lái)看，信號(hào)完整性包括時(shí)序完整性，時(shí)序分析是信號(hào)完整性分析中最為復(fù)雜的部分[1]。當(dāng)然，根據(jù)時(shí)序完整性本身的特征及其復(fù)雜性，有時(shí)把時(shí)序完整性分析和信號(hào)完整性獨(dú)立開來(lái)。

信號(hào)完整性：信號(hào)完整性主要研究PCB走線的拓?fù)浣Y(jié)構(gòu)、PCB走線的延時(shí)和上升時(shí)間的關(guān)系、信號(hào)的端接方式、反射和串?dāng)_等，由這些因素引起的信號(hào)在接收端的質(zhì)量發(fā)生了變化。也就是說它研究的是單個(gè)網(wǎng)絡(luò)的信號(hào)質(zhì)量問題。

時(shí)序完整性：主要研究的是與時(shí)鐘信號(hào)相關(guān)的網(wǎng)絡(luò)[2]，尤其是一些高速總線如DDR總線、QDR總線、PCI總線、MII總線。在這些總線中，數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)、地址信號(hào)與時(shí)鐘信號(hào)必須滿足一定的時(shí)延關(guān)系才能正確穩(wěn)定的讀/寫數(shù)據(jù)。分析時(shí)序的手段仍然是借助仿真工具，結(jié)合時(shí)序理論公式，從而計(jì)算出總線上各個(gè)網(wǎng)絡(luò)的長(zhǎng)度要求。換句話說，時(shí)序完整性研究的是時(shí)鐘信號(hào)和數(shù)據(jù)、時(shí)鐘信號(hào)與地址之間的時(shí)延關(guān)系。信號(hào)完整性分析已經(jīng)較為廣泛，但對(duì)時(shí)序的深入研究并不多見。本文主要是針對(duì)時(shí)序完整性中的源同步時(shí)序進(jìn)行簡(jiǎn)要分析，以DDR總線為典型例子闡述時(shí)序分析的過程。

1時(shí)序理論基礎(chǔ)

時(shí)序參數(shù)如下[3]：

（1） 建立時(shí)間（Setup Time）：時(shí)鐘沿有效時(shí)，要求數(shù)據(jù)已經(jīng)存在一段時(shí)間，這就是器件需要的建立時(shí)間。

（2） 保持時(shí)間（Hold Time）：時(shí)鐘邊沿觸發(fā)之后，數(shù)據(jù)還必須要繼續(xù)保持一段時(shí)間，以便能穩(wěn)定的讀取，這就是器件需要的保持時(shí)間。

（3） 緩沖延時(shí)：指信號(hào)經(jīng)過緩沖器達(dá)到有效的電壓輸出所需要的時(shí)間。

（4） Tco：指時(shí)鐘觸發(fā)開始到有效數(shù)據(jù)輸出的器件內(nèi)部所有延時(shí)的總和。Tco除了包含緩沖延時(shí)，還包括邏輯延時(shí)。確定Tco的方法是在源端輸出的末端直接相連一個(gè)測(cè)量負(fù)載，一般是50 Ω電阻或30 pF的電容，然后測(cè)量負(fù)載上的信號(hào)電壓達(dá)到一定電平的時(shí)間，這個(gè)電平稱為測(cè)量電壓（Vms），一般是信號(hào)高電平的[12]。見圖1。

圖1 緩存延時(shí)、邏輯正時(shí)及Tco的確定

（5） 傳輸時(shí)延（Propagation Delay）：信號(hào)從緩沖器出來(lái)之后，就要經(jīng)過傳輸線到接收終端，信號(hào)在傳輸線上的傳輸?shù)难訒r(shí)。它只和信號(hào)的傳播速度和線長(zhǎng)有關(guān)。

（6） 飛行時(shí)間（Flight Time）：包含了傳播延遲和信號(hào)上升沿變化這兩部分因素。在做時(shí)序分析時(shí)，把飛行時(shí)間分為最小飛行時(shí)間和最大飛行時(shí)間，如圖2所示。

圖2 Cadence軟件對(duì)時(shí)序參數(shù)的確定

最小飛行時(shí)間（Tflightmin）：指在上升沿，信號(hào)到達(dá)低閾值電壓的時(shí)間，減去驅(qū)動(dòng)所需的緩沖延遲。最小飛行時(shí)間（Tflightmin）對(duì)應(yīng)Cadence里面的最早開關(guān)延時(shí)（SwitchDelay）時(shí)間參數(shù)。最大飛行時(shí)間（Tflightmax）：指在上升沿，信號(hào)到達(dá)高閾值電壓的時(shí)間，并保持高電平之上，減去驅(qū)動(dòng)所需的緩沖延遲。最大飛行時(shí)間（Tflightmax）對(duì)應(yīng)Cadence里面的最終穩(wěn)定延時(shí)（SettleDelay）時(shí)間參數(shù)。圖2只是對(duì)信號(hào)上升沿的分析，對(duì)于下降沿來(lái)說，同樣存在著最大/最小飛行時(shí)間的參數(shù)。在時(shí)序計(jì)算時(shí)實(shí)際取的最大飛行時(shí)間是在上升沿和下降沿中取最長(zhǎng)的那個(gè)飛行時(shí)間，而最小飛行時(shí)間則是取上升和下降沿中最短的那個(gè)飛行時(shí)間。

2DDR體系結(jié)構(gòu)

DDR（Double Data Rate SDRAM）本質(zhì)上是不需要提高時(shí)鐘頻率就能加速提高SDRAM的速度，它允許在時(shí)鐘的上升源和下降沿讀取數(shù)據(jù)，它的速度是標(biāo)準(zhǔn)SDRAM的2倍。至于尋址與控制信號(hào)則與 SDRAM相同，仍是在數(shù)據(jù)的上升沿進(jìn)行數(shù)據(jù)讀取。DDR技術(shù)已經(jīng)發(fā)展到DDR3，理論上速度[4]可以支持1 600 MT/s。這給PCB設(shè)計(jì)帶來(lái)了巨大的挑戰(zhàn)。尤其是在時(shí)序上必須滿足數(shù)據(jù)讀/寫時(shí)延要求。圖3是DDR總線的體系結(jié)構(gòu)，其中DQ和DQS是源同步關(guān)系，ADD/CMD和CLK/CLK#是源同步關(guān)系。

圖3 DDR總線體系結(jié)構(gòu)

3源同步時(shí)序仿真分析

驅(qū)動(dòng)芯片在發(fā)送數(shù)據(jù)信號(hào)（DQ）的同時(shí)也產(chǎn)生了選通信號(hào)（Strobe），而接收端的觸發(fā)器由該選通信號(hào)脈沖控制數(shù)據(jù)的讀取，因此，這個(gè)選通信號(hào)也可以稱為源同步時(shí)鐘信號(hào)。源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號(hào)是同步傳輸?shù)?，需要保證這兩個(gè)信號(hào)的飛行時(shí)間完全一致，這樣只要在發(fā)送端的時(shí)序是正確的，那么在接收端也能得到完全正確的時(shí)序。整個(gè)系統(tǒng)在時(shí)序上的穩(wěn)定性完全體現(xiàn)在數(shù)據(jù)和選通信號(hào)的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統(tǒng)的時(shí)序絕對(duì)正確，而對(duì)系統(tǒng)的最高時(shí)鐘頻率沒有任何限制。

當(dāng)然，對(duì)于任何數(shù)據(jù)接收來(lái)說，一定的建立和保持時(shí)間都是必須滿足的，源同步時(shí)鐘系統(tǒng)也同樣如此，主要體現(xiàn)在數(shù)據(jù)信號(hào)和選通信號(hào)之間的時(shí)序要求上。最理想的情況就是選通信號(hào)能在數(shù)據(jù)信號(hào)的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時(shí)間。引起這些誤差的因素就是實(shí)際系統(tǒng)中各器件的時(shí)序參數(shù)Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對(duì)時(shí)序的具體影響，下面通過時(shí)序圖分析的方法來(lái)計(jì)算一下源同步時(shí)鐘系統(tǒng)中信號(hào)的建立時(shí)間裕量和保持時(shí)間裕量。

圖4 理想源同步時(shí)序圖

3.1建立時(shí)序分析

根據(jù)源同步時(shí)序理論，作出驅(qū)動(dòng)端和接收端時(shí)序圖如圖5所示，首先來(lái)分析建立時(shí)間過程。圖中左邊的紅線箭頭表示數(shù)據(jù)Data的飛行過程，右邊的黑線箭頭表示選通信號(hào)Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數(shù)據(jù)、選通信號(hào)在器件的內(nèi)部延遲和信號(hào)傳輸?shù)娘w行時(shí)間；[Tdelay]是指數(shù)據(jù)信號(hào)和選通信號(hào)之間的延遲，由系統(tǒng)內(nèi) DLL 延時(shí)器件決定，圖中假設(shè)為一個(gè)時(shí)鐘周期。于是得建立時(shí)序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數(shù)據(jù)端數(shù)據(jù)的建立時(shí)間，從器件手冊(cè)上獲?。粚?shù)據(jù)和Strobe信號(hào)在器件內(nèi)的延時(shí)差異定義為 [Tvb]，其值從器件手冊(cè)上獲取；[Tjiter]包括時(shí)鐘抖動(dòng)，布線間的串?dāng)_及其他因素對(duì)時(shí)序的影響總和。

將 PCB 走線引起的延時(shí)差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個(gè)簡(jiǎn)單的建立時(shí)間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結(jié)合Cadence仿真平臺(tái)，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時(shí)序建立時(shí)間時(shí)序圖

3.3保持時(shí)序分析

源同步保持時(shí)序如圖6所示，用黑線箭頭表示數(shù)據(jù)從驅(qū)動(dòng)端到接收端的飛行過程。右邊紅線箭頭表示選通信號(hào)Strobe從驅(qū)動(dòng)端到接收端的飛行過程。

圖6 源同步時(shí)序保持時(shí)間時(shí)序圖

保持時(shí)間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結(jié)合Cadence仿真平臺(tái)有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時(shí)序仿真

這里用工程實(shí)例來(lái)分析建立時(shí)序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號(hào)和DQ數(shù)據(jù)信號(hào)的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果。從圖中可以知道：DQS信號(hào)的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號(hào)的[Tflt_strobe(max)]為0.911 877 ns。DQ數(shù)據(jù)信號(hào)的[Tflt_data(min)]為0.677 901 ns，DQ數(shù)據(jù)信號(hào)的[Tflt_data(max)]為0.911 877 ns。同時(shí)截取器件的數(shù)據(jù)手冊(cè)中的Tvb和Tsetup的時(shí)間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果

圖8 Tvb和Tsetup/Thold

對(duì)于[Tjiter]取值而言，時(shí)鐘的抖動(dòng)可以從器件手冊(cè)中獲取，其他干擾帶來(lái)的影響可以估算，在滿足信號(hào)完整性的前提下，這個(gè)數(shù)值比較小，在對(duì)時(shí)序完整性分析中可以忽略。這里假設(shè)一個(gè)值，取[Tjiter]為0.05 ns。為了便于理解和計(jì)算，把數(shù)據(jù)填入表1中。從表1可看出DQ數(shù)據(jù)的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當(dāng)DQ和DQS按照等長(zhǎng)約束布線時(shí)，數(shù)據(jù)的建立時(shí)間和保持時(shí)間都有很大的裕量。因此在實(shí)際的PCB布線過程中，就是采用這種匹配方法，即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不應(yīng)超過0.51 ns。

表1 建立時(shí)間裕量和保持時(shí)間裕量的計(jì)算

4結(jié)語(yǔ)

本文通過對(duì)DDR源同步時(shí)序理論的深入分析，得到求解DDR總線數(shù)據(jù)的建立時(shí)間裕量和保持時(shí)間裕量的方法。再結(jié)合Cadence 公司的Allegro SI 和SigXplor時(shí)序仿真分析工具，分析了一個(gè)實(shí)際的工程實(shí)例的時(shí)序完整性，得到DDR總線布線約束。通過布線前的時(shí)序仿真分析，大大提高了單板和系統(tǒng)的工作穩(wěn)定性，降低開發(fā)風(fēng)險(xiǎn)和開發(fā)成本。該項(xiàng)目已得到驗(yàn)證并順利投產(chǎn)。

參考文獻(xiàn)

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[4] 孫燈亮.DDR 1&2&3信號(hào)完整性測(cè)試分析技術(shù)探討[J].國(guó)外電子測(cè)量技術(shù)，2006（9）：75?79.

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圖3 DDR總線體系結(jié)構(gòu)

3源同步時(shí)序仿真分析

驅(qū)動(dòng)芯片在發(fā)送數(shù)據(jù)信號(hào)（DQ）的同時(shí)也產(chǎn)生了選通信號(hào)（Strobe），而接收端的觸發(fā)器由該選通信號(hào)脈沖控制數(shù)據(jù)的讀取，因此，這個(gè)選通信號(hào)也可以稱為源同步時(shí)鐘信號(hào)。源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號(hào)是同步傳輸?shù)?，需要保證這兩個(gè)信號(hào)的飛行時(shí)間完全一致，這樣只要在發(fā)送端的時(shí)序是正確的，那么在接收端也能得到完全正確的時(shí)序。整個(gè)系統(tǒng)在時(shí)序上的穩(wěn)定性完全體現(xiàn)在數(shù)據(jù)和選通信號(hào)的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統(tǒng)的時(shí)序絕對(duì)正確，而對(duì)系統(tǒng)的最高時(shí)鐘頻率沒有任何限制。

當(dāng)然，對(duì)于任何數(shù)據(jù)接收來(lái)說，一定的建立和保持時(shí)間都是必須滿足的，源同步時(shí)鐘系統(tǒng)也同樣如此，主要體現(xiàn)在數(shù)據(jù)信號(hào)和選通信號(hào)之間的時(shí)序要求上。最理想的情況就是選通信號(hào)能在數(shù)據(jù)信號(hào)的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時(shí)間。引起這些誤差的因素就是實(shí)際系統(tǒng)中各器件的時(shí)序參數(shù)Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對(duì)時(shí)序的具體影響，下面通過時(shí)序圖分析的方法來(lái)計(jì)算一下源同步時(shí)鐘系統(tǒng)中信號(hào)的建立時(shí)間裕量和保持時(shí)間裕量。

圖4 理想源同步時(shí)序圖

3.1建立時(shí)序分析

根據(jù)源同步時(shí)序理論，作出驅(qū)動(dòng)端和接收端時(shí)序圖如圖5所示，首先來(lái)分析建立時(shí)間過程。圖中左邊的紅線箭頭表示數(shù)據(jù)Data的飛行過程，右邊的黑線箭頭表示選通信號(hào)Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數(shù)據(jù)、選通信號(hào)在器件的內(nèi)部延遲和信號(hào)傳輸?shù)娘w行時(shí)間；[Tdelay]是指數(shù)據(jù)信號(hào)和選通信號(hào)之間的延遲，由系統(tǒng)內(nèi) DLL 延時(shí)器件決定，圖中假設(shè)為一個(gè)時(shí)鐘周期。于是得建立時(shí)序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數(shù)據(jù)端數(shù)據(jù)的建立時(shí)間，從器件手冊(cè)上獲??；將數(shù)據(jù)和Strobe信號(hào)在器件內(nèi)的延時(shí)差異定義為 [Tvb]，其值從器件手冊(cè)上獲??；[Tjiter]包括時(shí)鐘抖動(dòng)，布線間的串?dāng)_及其他因素對(duì)時(shí)序的影響總和。

將 PCB 走線引起的延時(shí)差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個(gè)簡(jiǎn)單的建立時(shí)間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結(jié)合Cadence仿真平臺(tái)，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時(shí)序建立時(shí)間時(shí)序圖

3.3保持時(shí)序分析

源同步保持時(shí)序如圖6所示，用黑線箭頭表示數(shù)據(jù)從驅(qū)動(dòng)端到接收端的飛行過程。右邊紅線箭頭表示選通信號(hào)Strobe從驅(qū)動(dòng)端到接收端的飛行過程。

圖6 源同步時(shí)序保持時(shí)間時(shí)序圖

保持時(shí)間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結(jié)合Cadence仿真平臺(tái)有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時(shí)序仿真

這里用工程實(shí)例來(lái)分析建立時(shí)序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號(hào)和DQ數(shù)據(jù)信號(hào)的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果。從圖中可以知道：DQS信號(hào)的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號(hào)的[Tflt_strobe(max)]為0.911 877 ns。DQ數(shù)據(jù)信號(hào)的[Tflt_data(min)]為0.677 901 ns，DQ數(shù)據(jù)信號(hào)的[Tflt_data(max)]為0.911 877 ns。同時(shí)截取器件的數(shù)據(jù)手冊(cè)中的Tvb和Tsetup的時(shí)間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果

圖8 Tvb和Tsetup/Thold

對(duì)于[Tjiter]取值而言，時(shí)鐘的抖動(dòng)可以從器件手冊(cè)中獲取，其他干擾帶來(lái)的影響可以估算，在滿足信號(hào)完整性的前提下，這個(gè)數(shù)值比較小，在對(duì)時(shí)序完整性分析中可以忽略。這里假設(shè)一個(gè)值，取[Tjiter]為0.05 ns。為了便于理解和計(jì)算，把數(shù)據(jù)填入表1中。從表1可看出DQ數(shù)據(jù)的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當(dāng)DQ和DQS按照等長(zhǎng)約束布線時(shí)，數(shù)據(jù)的建立時(shí)間和保持時(shí)間都有很大的裕量。因此在實(shí)際的PCB布線過程中，就是采用這種匹配方法，即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不應(yīng)超過0.51 ns。

表1 建立時(shí)間裕量和保持時(shí)間裕量的計(jì)算

4結(jié)語(yǔ)

本文通過對(duì)DDR源同步時(shí)序理論的深入分析，得到求解DDR總線數(shù)據(jù)的建立時(shí)間裕量和保持時(shí)間裕量的方法。再結(jié)合Cadence 公司的Allegro SI 和SigXplor時(shí)序仿真分析工具，分析了一個(gè)實(shí)際的工程實(shí)例的時(shí)序完整性，得到DDR總線布線約束。通過布線前的時(shí)序仿真分析，大大提高了單板和系統(tǒng)的工作穩(wěn)定性，降低開發(fā)風(fēng)險(xiǎn)和開發(fā)成本。該項(xiàng)目已得到驗(yàn)證并順利投產(chǎn)。

參考文獻(xiàn)

[1] BOGATIN Eric.信號(hào)完整性分析[M].李麗平，李玉山，譯.北京：電子工業(yè)出版社，2005.

[2] HALL S H， HALL G W， MCCALL J A.高速數(shù)字系統(tǒng)設(shè)計(jì)[M].伍薇，譯.北京.機(jī)械工業(yè)出版社，2005.

[3] 周潤(rùn)景，袁偉亭.Cadence高速電路板設(shè)計(jì)與仿真[M].北京：電子工業(yè)出版社，2006.

[4] 孫燈亮.DDR 1&2&3信號(hào)完整性測(cè)試分析技術(shù)探討[J].國(guó)外電子測(cè)量技術(shù)，2006（9）：75?79.

[5] 趙海舜.基于Cadence的DDRⅡ仿真設(shè)計(jì)[J].電子科技，2010（8）：5?8.

[6] 王愛珍.高速數(shù)字PCB板設(shè)計(jì)中的信號(hào)完整性分析[J].現(xiàn)代電子技術(shù)，2009，32（1）：177?180.

圖3 DDR總線體系結(jié)構(gòu)

3源同步時(shí)序仿真分析

驅(qū)動(dòng)芯片在發(fā)送數(shù)據(jù)信號(hào)（DQ）的同時(shí)也產(chǎn)生了選通信號(hào)（Strobe），而接收端的觸發(fā)器由該選通信號(hào)脈沖控制數(shù)據(jù)的讀取，因此，這個(gè)選通信號(hào)也可以稱為源同步時(shí)鐘信號(hào)。源同步時(shí)鐘系統(tǒng)中，數(shù)據(jù)和源同步時(shí)鐘信號(hào)是同步傳輸?shù)模枰ＷC這兩個(gè)信號(hào)的飛行時(shí)間完全一致，這樣只要在發(fā)送端的時(shí)序是正確的，那么在接收端也能得到完全正確的時(shí)序。整個(gè)系統(tǒng)在時(shí)序上的穩(wěn)定性完全體現(xiàn)在數(shù)據(jù)和選通信號(hào)的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，就可以保證系統(tǒng)的時(shí)序絕對(duì)正確，而對(duì)系統(tǒng)的最高時(shí)鐘頻率沒有任何限制。

當(dāng)然，對(duì)于任何數(shù)據(jù)接收來(lái)說，一定的建立和保持時(shí)間都是必須滿足的，源同步時(shí)鐘系統(tǒng)也同樣如此，主要體現(xiàn)在數(shù)據(jù)信號(hào)和選通信號(hào)之間的時(shí)序要求上。最理想的情況就是選通信號(hào)能在數(shù)據(jù)信號(hào)的中央部分讀取，如圖4所示，這樣才能保證最充分的建立和保持時(shí)間。引起這些誤差的因素就是實(shí)際系統(tǒng)中各器件的時(shí)序參數(shù)Tco的不同，以及布線上引起的差異，為了更好地說明這些偏差（Skew）對(duì)時(shí)序的具體影響，下面通過時(shí)序圖分析的方法來(lái)計(jì)算一下源同步時(shí)鐘系統(tǒng)中信號(hào)的建立時(shí)間裕量和保持時(shí)間裕量。

圖4 理想源同步時(shí)序圖

3.1建立時(shí)序分析

根據(jù)源同步時(shí)序理論，作出驅(qū)動(dòng)端和接收端時(shí)序圖如圖5所示，首先來(lái)分析建立時(shí)間過程。圖中左邊的紅線箭頭表示數(shù)據(jù)Data的飛行過程，右邊的黑線箭頭表示選通信號(hào)Strobe的飛行過程。由此：

[Tdata=Tco_data+Tflt_data] （1）

[Tatrobe=Tco_strobe+Tflt_strobe+Tdelay] （2）

式中：[Tco]和[Tflt]分別代表數(shù)據(jù)、選通信號(hào)在器件的內(nèi)部延遲和信號(hào)傳輸?shù)娘w行時(shí)間；[Tdelay]是指數(shù)據(jù)信號(hào)和選通信號(hào)之間的延遲，由系統(tǒng)內(nèi) DLL 延時(shí)器件決定，圖中假設(shè)為一個(gè)時(shí)鐘周期。于是得建立時(shí)序裕量的公式為：

[Tsetup_margin=Tstrobe-Tdata-Tsetup-Tjiter] （3）

把式（1）和式（2）帶入得式（3）得：

[Tsetup_margin=Tco_strobe+Tflt_strobe+Tdelay- (Tco_data+Tflt_data)-Tsetup-Tjiter] （4）

式中：[Tsetup]表示接收數(shù)據(jù)端數(shù)據(jù)的建立時(shí)間，從器件手冊(cè)上獲取；將數(shù)據(jù)和Strobe信號(hào)在器件內(nèi)的延時(shí)差異定義為 [Tvb]，其值從器件手冊(cè)上獲??；[Tjiter]包括時(shí)鐘抖動(dòng)，布線間的串?dāng)_及其他因素對(duì)時(shí)序的影響總和。

將 PCB 走線引起的延時(shí)差異，定義為[Tpcb_skew]：

[Tvb=Tco_strobe+Tdelay-Tco_data]（5）

[Tpcb_skew=Tflt_strobe-Tflt_data] （6）

將式（5）和式（6）帶入式（4），這樣可以得到一個(gè)簡(jiǎn)單的建立時(shí)間裕量方程：

[Tsetup_margin=Tvb-Tsetup+ (Tflt_strobe(min)-Tflt_data(max))-Tjiter] （7）

結(jié)合Cadence仿真平臺(tái)，得：

[Tsetup_margin=Tvb-Tsetup+ (Tstrobe_SwitchDelay-Tdata_SettleDelay)-Tjiter] （8）

圖5 源同步時(shí)序建立時(shí)間時(shí)序圖

3.3保持時(shí)序分析

源同步保持時(shí)序如圖6所示，用黑線箭頭表示數(shù)據(jù)從驅(qū)動(dòng)端到接收端的飛行過程。右邊紅線箭頭表示選通信號(hào)Strobe從驅(qū)動(dòng)端到接收端的飛行過程。

圖6 源同步時(shí)序保持時(shí)間時(shí)序圖

保持時(shí)間裕量：

[Thold_margin=(Tco_strobe+Tflt_strobe+Tdelay)-(Tco_data+Tflt_data)-Thold-Tjiter] （9）

同樣定義：

[Tva=Tco_strobe+Tdelay-Tco_data] （10）

[Tpcb_skew=Tflt_data-Tflt_strobe] （11）

所以有：

[Thold_margin=Tva-Thold+(Tflt_data(min)-Tflt_strobe(max))-Tjiter] （12）

結(jié)合Cadence仿真平臺(tái)有：

[Thold_margin=Tva-Thold+(Tdata_SwitchDelay-Tstrobe_SettleDelay)-Tjiter] （13）

3.2建立時(shí)序仿真

這里用工程實(shí)例來(lái)分析建立時(shí)序過程，例子的背景是：CPU為MPC8560，DDRSDRAM是MT46V32M16_1?TSOP66。圖7是DQS選通信號(hào)和DQ數(shù)據(jù)信號(hào)的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果。從圖中可以知道：DQS信號(hào)的[Tflt_strobe(min)]為0.677 901 ns，DQS選通信號(hào)的[Tflt_strobe(max)]為0.911 877 ns。DQ數(shù)據(jù)信號(hào)的[Tflt_data(min)]為0.677 901 ns，DQ數(shù)據(jù)信號(hào)的[Tflt_data(max)]為0.911 877 ns。同時(shí)截取器件的數(shù)據(jù)手冊(cè)中的Tvb和Tsetup的時(shí)間如圖8所示，可得Tsetup為0.4 ns，Tvb為1.2 ns，Tab為1.2 ns。

圖7 DQS和DQ的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果

圖8 Tvb和Tsetup/Thold

對(duì)于[Tjiter]取值而言，時(shí)鐘的抖動(dòng)可以從器件手冊(cè)中獲取，其他干擾帶來(lái)的影響可以估算，在滿足信號(hào)完整性的前提下，這個(gè)數(shù)值比較小，在對(duì)時(shí)序完整性分析中可以忽略。這里假設(shè)一個(gè)值，取[Tjiter]為0.05 ns。為了便于理解和計(jì)算，把數(shù)據(jù)填入表1中。從表1可看出DQ數(shù)據(jù)的[Tsetup_margin]為0.51 ns，[Thold_margin]為0.52 ns。由此可以知道，當(dāng)DQ和DQS按照等長(zhǎng)約束布線時(shí)，數(shù)據(jù)的建立時(shí)間和保持時(shí)間都有很大的裕量。因此在實(shí)際的PCB布線過程中，就是采用這種匹配方法，即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不應(yīng)超過0.51 ns。

表1 建立時(shí)間裕量和保持時(shí)間裕量的計(jì)算

4結(jié)語(yǔ)

本文通過對(duì)DDR源同步時(shí)序理論的深入分析，得到求解DDR總線數(shù)據(jù)的建立時(shí)間裕量和保持時(shí)間裕量的方法。再結(jié)合Cadence 公司的Allegro SI 和SigXplor時(shí)序仿真分析工具，分析了一個(gè)實(shí)際的工程實(shí)例的時(shí)序完整性，得到DDR總線布線約束。通過布線前的時(shí)序仿真分析，大大提高了單板和系統(tǒng)的工作穩(wěn)定性，降低開發(fā)風(fēng)險(xiǎn)和開發(fā)成本。該項(xiàng)目已得到驗(yàn)證并順利投產(chǎn)。

參考文獻(xiàn)

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[6] 王愛珍.高速數(shù)字PCB板設(shè)計(jì)中的信號(hào)完整性分析[J].現(xiàn)代電子技術(shù)，2009，32（1）：177?180.