朱皖寧 陳漢武，2 阮 越

(1東南大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，南京 210096)(2東南大學(xué)計(jì)算機(jī)網(wǎng)絡(luò)和信息集成教育部重點(diǎn)實(shí)驗(yàn)室，南京 210096)

基于新型可逆門的可擴(kuò)展可逆比較器

朱皖寧1陳漢武1，2阮 越1

(1東南大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，南京 210096)
(2東南大學(xué)計(jì)算機(jī)網(wǎng)絡(luò)和信息集成教育部重點(diǎn)實(shí)驗(yàn)室，南京 210096)

摘 要:針對當(dāng)前可逆比較器設(shè)計(jì)方案缺乏可擴(kuò)展性的問題，提出了基于新型可逆門的具有可擴(kuò)展性的可逆比較器可逆邏輯電路設(shè)計(jì)方案.該方案根據(jù)二進(jìn)制數(shù)比較的特點(diǎn)采用遞歸思想將電路分解為2種新型可逆門，對分解出的每一個(gè)可逆門進(jìn)行可逆邏輯綜合，再將這2種可逆門級(jí)聯(lián)成可逆比較器.給出了設(shè)計(jì)方案中每一步的邏輯演算，利用編碼的思想進(jìn)行帶無關(guān)項(xiàng)的可逆邏輯綜合，最終給出了具體的可逆比較器的綜合方案.同時(shí)，以可逆比較器作為元器件給出了敗者樹排序電路，將排序的時(shí)間復(fù)雜度降低到Θ(n).

關(guān)鍵詞:可逆比較器;新型可逆門;遞歸

根據(jù) Landauer［1］的研究，每個(gè)比特的信息量損失會(huì)造成至少KTln2焦耳的能量散發(fā)，其中K為 Boltzmann常量，K=1.380 650 5×10－23m2/(kg·s2·K)，T為絕對溫度.信息量的損失是由于電路不可逆導(dǎo)致的.超大規(guī)模集成電路若繼續(xù)采用不可逆電路設(shè)計(jì)，其芯片能量散發(fā)導(dǎo)致的片體發(fā)熱將會(huì)限制其集成度進(jìn)一步提高.

Barenco等［2］證明了必須使用可逆邏輯電路才能避免能量散發(fā).因此在低能CMOS設(shè)計(jì)和納米技術(shù)電路系統(tǒng)領(lǐng)域中可逆邏輯綜合算法具有重要的研究意義.光計(jì)算和量子計(jì)算的電路模型也需要使用可逆邏輯電路.量子邏輯門都是酉變換，對應(yīng)同一個(gè)數(shù)域上輸入和輸出的雙射，所以量子邏輯門均可逆［3］.經(jīng)典的可逆邏輯無法處理量子態(tài)的疊加，只能作為量子可逆邏輯電路的特例或者是量子可逆邏輯電路的一個(gè)子集.

自從1985年P(guān)eres發(fā)現(xiàn)了 Peres門后［4］，新型可逆門的研究成為熱點(diǎn)之一.Khan［5］發(fā)現(xiàn)了 NG門，實(shí)現(xiàn)了經(jīng)典的與或非操作.Thapliyal等［6］提出了TSG門，實(shí)現(xiàn)了單門的4量子線路全加，從而完成了多可逆門組合的可逆乘法器的設(shè)計(jì).此后，HNG門、PFAG門等多種可逆邏輯門［7-10］的發(fā)現(xiàn)進(jìn)一步降低了乘法器的開銷.

Cheng等［11］提出了基于經(jīng)典可逆比較器的量子歸并排序算法電路，使歸并排序算法的時(shí)間復(fù)雜度降低至Θ((logn)2)，并在此基礎(chǔ)上提出基于排序的量子交換機(jī)，但未能給出可逆比較器具體的可逆邏輯電路描述.李明翠［12］提出了基于Toffoli門的可逆比較器綜合方案，雖然此方案利用了模塊化的思想，但并沒有給出合并較小模塊以獲得較大模塊的方法，并且合并后的CG可逆門電路仍然需要單獨(dú)設(shè)計(jì)，因此該方案并不是一個(gè)可擴(kuò)展的方案，在大規(guī)模集成電路設(shè)計(jì)中不能得到很好的應(yīng)用.

為了構(gòu)造具有可擴(kuò)展性的任意n比特可逆比較器，本文使用遞歸的思想構(gòu)建電路，利用編碼的思路綜合帶無關(guān)項(xiàng)的可逆邏輯電路，從而大大簡化了電路設(shè)計(jì)的復(fù)雜性，并且減少了方案的開銷.并在可逆比較器的基礎(chǔ)上，設(shè)計(jì)了經(jīng)典的敗者樹排序算法的可逆邏輯電路，降低了敗者樹排序算法的時(shí)間復(fù)雜度.

1 CNT門庫和EGT門

可控非門(CNOT門)是作用在2個(gè)比特上的可逆門，包含一個(gè)控制端c和一個(gè)受控端t.當(dāng)c為真時(shí)，t發(fā)生翻轉(zhuǎn)，反之則不做任何操作，即)

經(jīng)典Toffoli門是作用在3個(gè)比特上的可逆門，包含2個(gè)控制端c1，c2和一個(gè)受控端t.當(dāng)2個(gè)控制端c1和c2都為真時(shí)，t發(fā)生翻轉(zhuǎn)，否則不做任何操作，即

如圖1所示的CNT門庫包含了以上3個(gè)門.可以證明通過CNT門庫能夠生成所有經(jīng)典的可逆邏輯電路.

圖1 CNT門庫

當(dāng)Toffoli門的控制端大于等于2個(gè)時(shí)，稱為GT(general Toffoli)門.設(shè)GT門的控制端為{xc1，xc2，…，xci}，受控端為{xt}.如圖 2(a)所示的 GT門，當(dāng)控制端都為真時(shí)，受控端才發(fā)生翻轉(zhuǎn)，否則不做任何操作.GT門的作用可用下式表示:

圖2 EGT門

EGT(extend general Toffoli)門是在GT門的基礎(chǔ)上，增加了控制端為假時(shí)受控端發(fā)生比特翻轉(zhuǎn)的電路.為了區(qū)分2種控制端，稱控制端為真時(shí)門生效的為肯定控制端，另外一種為否定控制端.設(shè)EGT 門的肯定控制端為{xc1，xc2，…，xci}，否定控制端為{xn1，xn2，…，xnk}，受控端為{xt}.EGT 門的作用可用下式表示:

如圖2(b)所示的EGT門，空心圈表示否定控制端，即當(dāng)控制信號(hào)為0時(shí)，受控端翻轉(zhuǎn).當(dāng)門的控制端數(shù)量較多時(shí)，開銷很大，因此盡量使用控制端較少的門來綜合電路.

2 可逆比較器的構(gòu)造

設(shè)n位二進(jìn)制數(shù)An=a1…an－1an，其中ai表示An中第i位的值，i∈{1，2，…，n}，ai∈{0，1}.類似地，定義n位二進(jìn)制數(shù)Bn=b1…bn－1bn，若不滿n位，則在高位補(bǔ)0.設(shè)An和Bn的比較結(jié)果為c=c1c2，則

目前使用的可逆邏輯綜合算法需要先求出電路的真值表，然后根據(jù)真值表求解，但該算法存在如下問題:①由于位數(shù)n是個(gè)變量，因此無法確定電路的真值表.② 由于根據(jù)真值表求解的電路不具備可擴(kuò)展性，因此當(dāng)n發(fā)生變化時(shí)，就必須重新構(gòu)造真值表生成一個(gè)全新的電路.為了解決這2個(gè)問題，就不能從全局狀態(tài)出發(fā)，而是需要將電路解構(gòu)，用遞歸的方式進(jìn)行分析.

2 個(gè)n位二進(jìn)制數(shù)的比較是從高位開始按位比較，且第i－1位的比較結(jié)果會(huì)影響到第i位.設(shè)二元函數(shù)C(An，Bn)為2個(gè)n位二進(jìn)制數(shù)的比較函數(shù)，實(shí)現(xiàn)該函數(shù)需要構(gòu)造2個(gè)新的函數(shù):① 比較2個(gè)1比特?cái)?shù)大小的函數(shù);② 根據(jù)高位情況進(jìn)行綜合比較的函數(shù).設(shè)二元函數(shù)C0(a，b)為1比特?cái)?shù)比較函數(shù);二元函數(shù)C1(c'，C')為根據(jù)當(dāng)前位和高位比較結(jié)果進(jìn)行綜合比較的函數(shù)，從而得到如下遞歸表達(dá)式:

由式(6)可知，求解函數(shù)C就是求解函數(shù)C0和C1的可逆門電路，然后加以級(jí)聯(lián).

2.1 函數(shù)C0的可逆邏輯電路

對任意2個(gè)一位二進(jìn)制數(shù)A1=a和B1=b的大小進(jìn)行比較，存在如下4種可能:

由式(7)可知，將c1和c2的初值賦為0，級(jí)聯(lián)2個(gè)EGT門即可完成C0的可逆邏輯電路(見圖3).為簡便起見，下文將C0看作一個(gè)新的可逆門.

圖3 C0的可逆邏輯電路

2.2 函數(shù)C1的可逆邏輯電路

求解函數(shù)C可逆邏輯電路的關(guān)鍵是設(shè)計(jì)C1可逆門電路.其設(shè)計(jì)過程可分為4個(gè)步驟:

①分析C1函數(shù)的功能

該函數(shù)的2個(gè)參數(shù)分別是當(dāng)前位的比較結(jié)果和高位n－1位的比較結(jié)果.當(dāng)高位不相等時(shí)函數(shù)值為高位比較結(jié)果，否則為當(dāng)前位的比較結(jié)果.

② 確定C1(c'，C')的定義域和值域

由式(5)、(7)可知，c'∈{00，01，10}，C'∈{00，01，10}.因此函數(shù)C1(c'，C')的定義域?yàn)閧00，01，10}.類似地，由于比較結(jié)果僅需要這3個(gè)二進(jìn)制數(shù)即可確定，因此C1(c'，C')∈{00，01，10}.

③ 確定C1(c'，C')的映射方式

根據(jù)前文分析，當(dāng)且僅當(dāng)C'=00時(shí)，C1(c'，C')=c'，否則C1(c'，C')=C'.由此可得函數(shù)C1的映射方式為

④由式(8)得到部分真值表

由式(8)可知，這是一個(gè)求解帶無關(guān)項(xiàng)的可逆邏輯問題，即輸出和輸入不一一對應(yīng).因此在對應(yīng)的可逆邏輯真值表中存在隨機(jī)項(xiàng).根據(jù)式(8)獲得了C1的真值表，如表1所示，其中a'，b'是垃圾位，d'，e'表示函數(shù)的輸出，a，b表示高位，d，e表示當(dāng)前位.x可任意設(shè)置為0或者1，只要最后滿足可逆即可.

表1 C1的真值表

根據(jù)文獻(xiàn)［13］，從不完整的真值表中可抽取出所需要的d'和e'的Reed-Muller展開式:

根據(jù)式(9)，利用Reed-Muller展開式可逆邏輯綜合算法［14］，得到如圖4所示的C1的可逆邏輯電路圖.

從圖4(a)可看出，實(shí)現(xiàn)該可逆邏輯電路所需要的門電路太多，并且還存在1個(gè)3控制端的EGT門，導(dǎo)致電路開銷太大.在可逆比較器電路設(shè)計(jì)中，C1需要重復(fù)使用多次，若其開銷太大，會(huì)導(dǎo)致整個(gè)電路的開銷過大.因此本文提出利用編碼的思想來構(gòu)造C1電路，可以有效地降低電路開銷.

圖4 C1的可逆邏輯電路圖

從表1可看出，C1的函數(shù)值為d'和e'的值，因此可對整個(gè)電路進(jìn)行編碼操作.將a'和b'作為信號(hào)位，用a'和b'對d和e進(jìn)行自動(dòng)編碼.在對a'和b'進(jìn)行編碼時(shí)，不能改變d和e，否則無法獲得正確的解.設(shè)a'和b'的信號(hào)編碼如下:

為減少門電路開銷，增加了一個(gè)輔助位用于產(chǎn)生信號(hào)，如圖4(b)所示.

根據(jù)式(10)形成如圖4(c)所示的可逆邏輯電路對d和e進(jìn)行編碼.將圖4(b)和圖4(c)中的電路進(jìn)行級(jí)聯(lián)即可形成圖4(d)所示的C1函數(shù)電路圖.圖4(d)比圖4(a)所示電路僅多了一個(gè)輔助位，但減少了4個(gè) CNOT門和1個(gè)3控制端的EGT門，開銷大大降低.

2.3 可逆比較器的可逆邏輯電路

將C0和C1進(jìn)行級(jí)聯(lián)即可得到任意nbit可逆比較器.由式(6)可知級(jí)聯(lián)方法為:將非最高位可逆門C0的c1和c2輸出作為可逆門C1的d和e輸入;將最高位可逆門C0的c1和c2輸出和可逆門C1的d'和e'輸出作為C1的a和b輸入，如圖5所示.c1和c2的值為比較結(jié)果.

圖5所示的comparison門電路圖只能進(jìn)行4 bit的比較.按照級(jí)聯(lián)結(jié)構(gòu)，繼續(xù)將可逆門C0和C1進(jìn)行組裝，就可以構(gòu)造出任意n比特的可逆比較器.

2.4 可逆比較器代價(jià)分析

圖5 可逆比較器的可逆邏輯電路

可逆門C0需要2個(gè)雙控制端的EGT門和2個(gè)輔助位，產(chǎn)生2個(gè)垃圾位.可逆門C1需要4個(gè)CNOT門、2個(gè)雙控制端的EGT門和1個(gè)輔助位，產(chǎn)生3個(gè)垃圾位.n比特的可逆比較器需要n－1個(gè)C1門和n個(gè)C0門，因此共需要3n－1個(gè)輔助位，4(n－1)個(gè)CNOT門，4n－2個(gè)雙控制端EGT門，產(chǎn)生5n－3個(gè)垃圾位.根據(jù)Maslov所定義的可逆邏輯電路線性開銷［15-16］，可計(jì)算出可逆比較器的線性開銷為24n－14，因此可逆比較器的代價(jià)為Θ(24n).與文獻(xiàn)［12］中的方案相比，在比特?cái)?shù)為2t時(shí)(t為自然數(shù))，本文所提出方案的開銷要高.但文獻(xiàn)［12］的方案可擴(kuò)展性差，不同規(guī)模的CG電路需要單獨(dú)設(shè)計(jì)，且必須擴(kuò)展為2t比特，而本文提出的方案可擴(kuò)展為任意比特?cái)?shù)的可逆比較器.當(dāng)比特?cái)?shù)不為2t比特時(shí)，本文方案的開銷低于文獻(xiàn)［12］.

2.5 構(gòu)造 comparator門

在圖5所示的門電路后加入CNOT門和Toffoli門(控制位為c1)即可根據(jù)最終排序結(jié)果將數(shù)值較小的值交換到上方.

圖6中的comparison門為圖5所示電路的簡化表示形式，A和B為2個(gè)二進(jìn)制數(shù)，粗線表示多位比特線路，細(xì)線表示c1.當(dāng)c1=1時(shí)，交換A和B的值;當(dāng)c1=0時(shí)不做任何操作.這樣就可將數(shù)值較小的數(shù)交換到上方的線路中.圖6(b)為圖6(a)的簡化表示形式，稱為 comparator門［11］.

圖6 comparator門

3 基于comparator門的敗者樹排序電路

敗者樹排序(競標(biāo)賽排序)是一種經(jīng)典的選擇排序算法［17］，排序的時(shí)間復(fù)雜度為O(nlog2n).由于可逆電路具有并行特性，可一次排序得出最大值和最小值，使基于可逆比較器的排序算法的復(fù)雜度降低為Θ(n).以下是基于可逆比較器的排序電路的遞推生成方法.設(shè)n個(gè)數(shù)的敗者樹排序函數(shù)為TS(n).當(dāng)只有2個(gè)數(shù)時(shí)，僅需要1個(gè)comparator門即可完成排序.

對于超過2 bit的敗者樹排序電路，可分為如下幾個(gè)步驟設(shè)計(jì).首先，當(dāng)待排序數(shù)的數(shù)量n不是2的k次冪時(shí)，將其補(bǔ)充為2k個(gè)，新添加的數(shù)都為無窮大，其中k值根據(jù)下式確定:

然后將整個(gè)電路層層分解，由較小的模塊構(gòu)造較大的模塊，最終構(gòu)造出n個(gè)數(shù)的敗者樹排序電路.敗者樹排序電路可由下式遞歸而得:

式中，TM(n)為將2個(gè)排好序的數(shù)列進(jìn)行競標(biāo)賽排序的模塊.

下面以4個(gè)數(shù)為例，詳細(xì)說明整個(gè)電路的構(gòu)造方法.圖7所示的電路圖顯示了敗者樹排序的前2輪比較.其中圖7(a)中的電路將上面2個(gè)數(shù)中較小的交換至最上方，下面2個(gè)數(shù)中較大的交換至最下方;圖7(b)中的電路將上下2個(gè)較小的數(shù)進(jìn)行比較，得出最小的值，2個(gè)較大的值進(jìn)行比較得出最大的值.最后只需要對中間2個(gè)數(shù)進(jìn)行排序即可排序成功.

圖7 敗者樹前2輪比較

圖8(a)給出了4個(gè)數(shù)敗者樹排序電路.由層數(shù)可知，4個(gè)數(shù)排序只需要進(jìn)行3次計(jì)算.為了簡化電路圖，圖8(a)電路在下文中用圖8(b)表示.

圖8 4個(gè)數(shù)敗者樹排序可逆邏輯電路

通過分析4個(gè)數(shù)敗者樹排序電路，可發(fā)現(xiàn)整個(gè)電路由2部分構(gòu)成:① 圖7(a)的電路圖;② 圖8(a)的第2，3兩層電路.因此可將整個(gè)TS(4)模塊分解為2個(gè)TS(2)和1個(gè)TM(4)模塊.

如圖9(a)所示，TM(n)電路是排序電路的核心電路.TM(n)模塊的主要作用是對2個(gè)已經(jīng)排好序的數(shù)列進(jìn)行敗者樹排序，每一次排序都要求選擇出最小的數(shù)和最大的數(shù).下面詳細(xì)分析TM(n)模塊的構(gòu)造過程.考慮2個(gè)數(shù)列A=(a0，a1，…，an)和B=(b0，b1，…，bn)，假設(shè)A和B都已經(jīng)排序.先比較a0和b0的值，將最小值交換至a0的位置然后鎖定.同時(shí)對于任意i∈［1，n］，將ai和bi都進(jìn)行一次比較，將最大值交換至bn的位置并鎖定.然后去掉第一位和最后一位后重復(fù)以上過程，直到最終比較an和b0的值為止.

圖9 敗者樹排序可逆邏輯電路遞歸分解

對所有的TM模塊層數(shù)進(jìn)行求和，可得到電路的復(fù)雜度為

由式(14)可知，可逆敗者樹排序的時(shí)間復(fù)雜度為(n).

4 結(jié)語

本文基于2種新型可逆門構(gòu)造可擴(kuò)展的任意n比特可逆比較器.首先提出了使用遞歸思想分解任意位電路的方法，并給出了可逆比較器的遞歸公式.然后使用當(dāng)前常用的可逆門概念，將電路分解為2個(gè)新型可逆門.并且利用編碼的概念進(jìn)行C1可逆門的帶無關(guān)項(xiàng)可逆邏輯綜合，有效地降低了電路的開銷.最后將2種新型可逆門級(jí)聯(lián)得到了任意n比特可逆比較器，并給出了可逆比較器電路的代價(jià)分析.

利用可逆比較器可以生成comparator門，本文提出了基于comparator門的敗者樹排序電路，利用電路的并行性質(zhì)，每經(jīng)過一層電路可以得到一個(gè)最大值和一個(gè)最小值，大大加快了排序速度，將時(shí)間復(fù)雜度降低為(n).

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Extensible reversible comparator based on novel reversible gate

Zhu Wanning1Chen Hanwu1，2Ruan Yue1
(1School of Computer Science and Engineering，Southeast University，Nanjing 210096，China)
(2Key Laboratory of Computer Network and Information Integration of Ministry of Education，Southeast University，Nanjing 210096，China)

Abstract:The design proposal for an extensible reversible comparator based on a novel reversible gate is presented to solve the problem that the previous scheme is not extensible.Using the method of recursion，the circuit is decomposed to two kinds of novel reversible gates according to the features of the binary number comparison.And each reversible gate is synthesized with reversible logic.The reversible comparator is realized by cascading these reversible gates.The logical expression of every step is given;the theory of encoding is used to solve logic synthesis with“do not care”set;the detailed scheme for synthesizing reversible comparator is provided.Tournament sort circuit based on reversible comparator is presented，and the asymptotic time complexity of the circuit is decreased to Θ(n).

Key words:reversible comparator;novel reversible gate;recursion

中圖分類號(hào):TP387

A

1001－0505(2014)01-0039-06

doi:10.3969/j.issn.1001 －0505.2014.01.008

收稿日期:2013-08-26.

朱皖寧(1983—)，男，博士生;陳漢武(聯(lián)系人)，男，博士，教授，博士生導(dǎo)師，hanwu_chen@163.com.

基金項(xiàng)目:國家自然科學(xué)基金資助項(xiàng)目(61170321)、高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金資助項(xiàng)目(20110092110024).

朱皖寧，陳漢武，阮越.基于新型可逆門的可擴(kuò)展可逆比較器［J］.東南大學(xué)學(xué)報(bào):自然科學(xué)版，2014，44(1):39-44.［doi:10.3969/j.issn.1001 －0505.2014.01.008］