瞿　鑫,吳云峰,李華棟,鄭天策,戴　磊,夏　濤

(電子科技大學(xué)能源科學(xué)與工程學(xué)院,成都 611731)

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基于FPGA的千兆以太網(wǎng)數(shù)據(jù)傳輸?shù)脑O(shè)計(jì)與實(shí)現(xiàn)*

瞿鑫,吳云峰*,李華棟,鄭天策,戴磊,夏濤

(電子科技大學(xué)能源科學(xué)與工程學(xué)院,成都 611731)

摘要:為了解決大數(shù)據(jù)量長距離傳輸?shù)姆€(wěn)定性和傳輸速率的問題,采用復(fù)雜可編程芯片F(xiàn)PGA設(shè)計(jì)出千兆以太網(wǎng)傳輸系統(tǒng)。為了簡化設(shè)計(jì),采用MAC+PHY方法實(shí)現(xiàn)以太網(wǎng)幀的封裝及傳輸,MAC采用Virtex-4的嵌入式以太網(wǎng)IP核實(shí)現(xiàn),PHY采用MARVELL公司的88E1111芯片實(shí)現(xiàn),兩芯片接口采用GMII連接模式。實(shí)驗(yàn)仿真結(jié)果表明,該傳輸系統(tǒng)能支持1 000 Mbit/s傳輸速率,該設(shè)計(jì)方案是可行的,有一定的實(shí)用價(jià)值。

關(guān)鍵詞:千兆以太網(wǎng);FPGA;IP核;GMII;MAC+PHY

隨著網(wǎng)絡(luò)技術(shù)的發(fā)展,網(wǎng)絡(luò)化是不可避免發(fā)展的大趨勢。本設(shè)計(jì)為了解決圖像采集數(shù)據(jù)傳輸系統(tǒng)中大數(shù)據(jù)量傳輸?shù)囊?分析設(shè)計(jì)了千兆以太網(wǎng)傳輸系統(tǒng),與傳統(tǒng)的百兆以太網(wǎng)相比,它的傳輸容量更大,對(duì)及時(shí)圖像采集系統(tǒng)來說,以常見的1 024×1 024大小的16 bit圖像為例,當(dāng)相機(jī)幀為50幀/s時(shí),計(jì)算所得的實(shí)時(shí)傳輸幀為800 Mbit/s[1]。普通圖像傳輸就達(dá)到了千兆級(jí)的傳輸速率,這對(duì)數(shù)字相機(jī)的圖像數(shù)據(jù)傳輸提出了較高的要求。因此解決大數(shù)據(jù)量的圖像傳輸有著至關(guān)重要的意義[2]。

現(xiàn)在主流的一般的以太網(wǎng)傳輸設(shè)計(jì)方法,一是采用專用網(wǎng)絡(luò)芯片,芯片集成了MAC和PHY的功能(比如DM9000A[3],AX88180[4]),這種方法設(shè)計(jì)簡單可靠,缺點(diǎn)是傳輸協(xié)議支持有限,而且傳輸速率受限于該芯片。另一種是采用FPGA設(shè)計(jì)方法,FPGA的EDK集成開發(fā)環(huán)境采用PPC或者M(jìn)icroBlaze處理器可以方便用戶開發(fā)出自己理想的系統(tǒng)[5],EDK選用IP核進(jìn)行連線和地址映射,SDK用C語言可以編寫軟件對(duì)IP核進(jìn)行配置。采用EDK開發(fā)方法靈活,并且可以外掛三方工具(如Xilkernel和Lwip等[6-7]),但是操作比較復(fù)雜,CPU受外界環(huán)境特別是溫度的影響比較大,并且需對(duì)嵌入式系統(tǒng)開發(fā)有較深入的了解。本設(shè)計(jì)采用Xilinx的IP核[8],用純硬件方式設(shè)計(jì)網(wǎng)絡(luò)傳輸,系統(tǒng)簡單,移植方便。

1　系統(tǒng)總體結(jié)構(gòu)及基本原理

根據(jù)計(jì)算機(jī)網(wǎng)路基本模型,為了實(shí)現(xiàn)最基本的數(shù)據(jù)傳輸,需要實(shí)現(xiàn)數(shù)據(jù)鏈路層和物理層。物理層采用PHY芯片88E1111,數(shù)據(jù)鏈路層實(shí)現(xiàn)數(shù)據(jù)封裝成幀,用FPGA的IP核實(shí)現(xiàn)。系統(tǒng)框架如圖1所示,測試數(shù)據(jù)按照Ethernet Ⅱ型幀格式編寫,MAC每次發(fā)送8 bit數(shù)據(jù)而網(wǎng)絡(luò)傳輸是按照一幀一幀地傳輸,所以需要在發(fā)送端加FIFO,進(jìn)行緩存,每一幀加入目的地址和源地址以及標(biāo)志位,當(dāng)一幀數(shù)據(jù)發(fā)送完進(jìn)行下一幀數(shù)據(jù)發(fā)送,根據(jù)幀序列網(wǎng)絡(luò)判斷網(wǎng)絡(luò)類型和長度等信息。幀的封裝在MAC的IP核中完成,到FIFO存儲(chǔ)端時(shí)目的地址和源地址互相對(duì)調(diào)。幀的發(fā)送時(shí)在FPGA內(nèi)部完成。發(fā)送接收端口外部接物理芯片88E1111,然后連接網(wǎng)絡(luò)變壓器和RJ45接口,經(jīng)CAT-5類線連接到PC機(jī)。

圖1　系統(tǒng)組成框圖

2　系統(tǒng)結(jié)構(gòu)分析及其設(shè)計(jì)

2.1傳輸模式的配置

網(wǎng)絡(luò)傳輸模式種類很多,10M/100M就有MII模式,1000M的有GMII、SGMII、RGMII以及BASE-T等等,選用模式需要對(duì)PHY芯片的引腳進(jìn)行配置,在FPGA中配置寄存器中賦值。其基本的賦值語句如下:

component EMAC is

port(

……

TIEEMAC0CONFIGVEC:in std_logic_vector(79

downto 0);

……)end component;

signal tieemac0configvector_i:std_logic_vector(79 downto 0);

tieemac0configvector_i<=′1′ & phy_config_vector_0_i &has_mdio_0_i &speed_0_i &……;

其中,phy_config_vector_0_i指PCS/PMA沒用到,賦值“1000”;has_mdio_0_i指是不是使用外部MDIO與PHY相連,本設(shè)計(jì)需要對(duì)PHY進(jìn)行讀寫操作,賦值‘1’;speed_0_i指網(wǎng)絡(luò)速度,按約定“00”是10M,“01”是100M,“10”是1000M,“11”不可用,這里賦值“10”選用1000M。

圖2　模式選擇及外圍電路

配置向量共80 bit,需要按照MAC說明賦值。

PHY讀寫在MDC時(shí)鐘驅(qū)動(dòng)下,MDIO從FPGA發(fā)送一串字節(jié)序列到PHY芯片,由芯片檢測到序列執(zhí)行相應(yīng)操作,其中MDIO是雙向端口。

Serialprotocal(GMII/MII)idlestartopPHY．a(chǎn)ddrReg．a(chǎn)ddrturnarounddataidle讀(Read)idle0110(讀)5bit5bitZ016bitidle寫(Write)idle0101(寫)5bit5bit1016bitidle

寫操作的示例如下:

2.2時(shí)鐘選擇

本設(shè)計(jì)需要的時(shí)鐘包括傳輸速率驅(qū)動(dòng)時(shí)鐘,1 000 Mbit/s對(duì)應(yīng)的是125 MHz時(shí)鐘(當(dāng)全局時(shí)鐘,時(shí)鐘線分布最廣),MAC服務(wù)端驅(qū)動(dòng)時(shí)鐘200 MHz,以及PHY的MDC,按照要求,MDIO的頻率不得超過8.3 MHz。

由于外圍電路FPGA工作頻率選用的是100 MHz,所以用2個(gè)DCM_ADV模塊可以得到125 MHz和200 MHz。由于DCM不能設(shè)定輸出8.3 MHz,采用計(jì)數(shù)器設(shè)計(jì)一個(gè)分頻器對(duì)100 MHz輸入分頻即可。

2.3幀格式

基本網(wǎng)絡(luò)傳輸是按照以太網(wǎng)幀格式進(jìn)行傳輸,本設(shè)計(jì)用的是最廣泛應(yīng)用的Ethernet Ⅱ型幀格式。其基本結(jié)構(gòu)如下:

前同步碼幀起始符目的地址源地址長度/類型數(shù)據(jù)(PAD可選)幀校驗(yàn)序列7byte1byte6byte6byte2byte46byte～1500byte4byte

前同步碼(preamble field):讓物理層信號(hào)(PLS)與接收幀時(shí)序達(dá)到永久同步。前同步碼是7個(gè)0xAA(小字節(jié)10101010),這里VHDL賦值是大字節(jié)序,需要倒過來,是”01010101”。

時(shí)鐘上升沿來到時(shí),循環(huán)7次賦值。

for j in 0 to 6 loop

gmii_rxd<="01010101" after dly;wait until gmii_rx_clk_int’event and gmii_rx_clk_int=‘1’;

end loop;

幀起始分解符(SFD):幀起始序列字段為10101011(小字節(jié)序)0xAB

gmii_rxd<="11010101" after dly;wait until gmii_rx_clk_int’event and gmii_rx_clk_int=‘1’;

地址需要定義數(shù)據(jù)類型,定義matrix(5 downto 0)of std_logic_vector(7 downto 0)的數(shù)據(jù)類型。

長度類型標(biāo)明后面數(shù)據(jù)位長度,數(shù)據(jù)部分當(dāng)實(shí)際數(shù)據(jù)不夠長度時(shí),需要補(bǔ)0填充。類型0x0800代表IP協(xié)議數(shù)據(jù),16進(jìn)制數(shù)0x809B代表AppleTalk協(xié)議數(shù)據(jù)等,這里采用IP協(xié)議數(shù)據(jù)。

幀校驗(yàn)根據(jù)CRC[9-10]計(jì)算生成的校驗(yàn)和填充到末尾。

3　實(shí)驗(yàn)結(jié)果及分析

實(shí)驗(yàn)仿真芯片采用Xilinx Virtex-4芯片XC4VFX20-10FF672,該芯片集成千兆以太網(wǎng)IP核以及DCM管理時(shí)鐘,能滿足設(shè)計(jì)要求。

在ISE中模擬發(fā)送端(gmii_txd_0)發(fā)送字節(jié)0x00,能在接收端(gmii_rxd_0)接收到數(shù)據(jù)0x00,并且全局時(shí)鐘gtx_clk和客戶端host_clk的時(shí)鐘均能滿足設(shè)計(jì)的要求,說明該設(shè)計(jì)能滿足實(shí)驗(yàn)?zāi)康摹?/p>

圖3　仿真結(jié)果

4　結(jié)論

本文從以太網(wǎng)傳輸?shù)目傮w結(jié)構(gòu)和基本原理出發(fā),設(shè)計(jì)了千兆以太網(wǎng)傳輸系統(tǒng)的方案,以MAC+PHY為核心,完成了網(wǎng)絡(luò)架構(gòu)中物理層和數(shù)據(jù)鏈路層的基本功能。與傳統(tǒng)網(wǎng)絡(luò)設(shè)計(jì)相比,傳統(tǒng)網(wǎng)絡(luò)傳輸協(xié)議單一,不能更改,本設(shè)計(jì)的靈活性很高。在圖像采集系統(tǒng)中,新修訂的相機(jī)接口的GigE Vision 2.0協(xié)議[11-12]是在UDP基礎(chǔ)上做的改進(jìn),網(wǎng)絡(luò)傳輸就只能自己搭建網(wǎng)絡(luò)協(xié)議,本設(shè)計(jì)的出發(fā)點(diǎn)就是為了匹配該協(xié)議,為后續(xù)做圖像傳輸做工作。實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)能實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的傳輸,穩(wěn)定性好,靈活性高,在科研生產(chǎn)中有很強(qiáng)的實(shí)用價(jià)值。

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瞿鑫(1989-),男,漢族,湖南衡陽人,電子科技大學(xué)碩士研究生,主要研究方向光電測控與精密儀器(電路系統(tǒng)),quxinnh@126.com;

吳云峰(1972-),男,漢族,電子科技大學(xué)光電信息工程學(xué)院博士,能源科學(xué)與工程學(xué)院副教授,研究生導(dǎo)師,主要研究方向?yàn)楣怆姍z測儀器,功率變換器與智能控制系統(tǒng)。在電子科技大學(xué)工作期間,作為課題負(fù)責(zé)人,完成了總裝新品項(xiàng)目和橫向課題10余項(xiàng),總經(jīng)費(fèi)超600萬;獨(dú)立或合作發(fā)表論文90余篇,一級(jí)學(xué)報(bào)發(fā)表論文20余篇,yfwu-72@163.com。

DesignandImplementationforGigabitEthernetDataTransmissionBasedonFPGA*

QUXin,WUYunfeng*,LIHuadong,ZHENGTiance,DAILei,XIATao

(University of Electronic Science and Technology,Chengdu 611731,China)

Abstract:In order to solve the stability and transmission rate problems during the long-distance transmission of large amounts of data,the complex programmable-chip FPGA is used to design the Gigabit Ethernet transmission system.To simplify the design,we use MAC+PHY strategy to achieve the Ethernet frame encapsulation and transmission,Virtex-4 embedded Ethernet IP core to act as MAC,MARVELL 88E1111 chip as PHY.Two-chip connect with GMII interface.The simulation results show that the transmission system can support transfer rate 1 000 Mbit/s.This design is feasible and has certain practical value.

Key words:Gigabit Ethernet;FPGA;IP core;GMII;MAC+PHY

doi:EEACC:6210C10.3969/j.issn.1005-9490.2014.04.018

中圖分類號(hào):TN914

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005-9490(2014)04-0662-03

收稿日期:2013-08-11修改日期:2013-08-28

項(xiàng)目來源:中國工程物理研究院流體物理研究所“分幅相機(jī)圖像傳輸系統(tǒng)”