曹學友,祖　靜,田　壯,梁永燁

(中北大學電子測試技術國家重點實驗室,太原 030051)

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基于FPGA的微弱信號快速采集處理方法

曹學友,祖靜*,田壯,梁永燁

(中北大學電子測試技術國家重點實驗室,太原 030051)

摘要:針對微弱信號的采集慢,處理困難等問題,提出了一種基于FPGA的采集處理方法,以累加平均算法為基礎,在FPGA內部編程設計雙口RAM緩沖累加控制模塊,對采集到的信號做預處理,然后與PCI模塊握手通信,完成數據的傳輸,最終由上位機做數據處理分析。經過實驗調試驗證,此方法可以有效地采集微弱信號,并對其進行處理分析。為微弱信號的采集處理提供了新的方法。

關鍵詞:微弱信號;采集處理;FPGA;累加平均

微弱信號的檢測是一門新興的、交叉的技術學科。近年來,微弱信號檢測技術的研究重點是如何從強噪聲中提取有用信號,探索新方法和新技術來提高檢測系統(tǒng)輸出信號的信噪比。微弱信號的檢測方法有窄帶濾波法、雙路消噪法、鎖定接收法、相關檢測法、取樣積分法以及累加平均法等。窄帶濾波法是用窄帶通濾波器濾掉大部分的噪聲功率,使噪聲功率很小的一部分通過,因此輸出信噪比得到很大提高,此方法不能檢測深埋在噪聲中的信號,通常只用在對噪聲特性要求不高的場合;雙路消噪法不能復現信號波形,僅能檢測出正弦信號存在與否;鎖定接收法是一種頻域分析方法,用途不夠全面;相關檢測法需要信號具有一致的規(guī)律,然后通過相關運算,檢測到微弱信號;采樣積分法需要檢測信號是周期信號,并且周期必須是已知的。累加平均法就是利用信號的重復性和噪聲的隨機性特點,對信號進行重復多次測量,并使信號同相積累起來,此時噪聲無法同相積累,以此來提高信噪比,完成微弱信號的采集處理。本文就以累加平均法為基礎,提出了以FPGA為基礎的微弱信號檢測的方法,用于對微弱信號進行快速采集和處理。

1　方法基礎

1.1累加方法原理

累加平均法是基于噪聲的隨機性和信號的穩(wěn)定性,適用于具有隨機干擾噪聲的周期信號進行濾波,其數學表達式為:

(1)

設高斯白噪聲nij的有效值為δn,對其單次取樣xij=si+nij,其中si為有用信號,則未對其進行累加平均處理的信噪比可用式(2)表示:

SNRi=si/δi

(2)

經過N次累加后:

(3)

由于si為周期信號,經過N次累加后其幅值會增加N倍。而噪聲nij為隨機信號,其累加的過程需進行統(tǒng)計分析而不是簡單的幅度相加。取樣累加后噪聲的均方值可由式(4)表示:

(4)

(5)

累加后噪聲有效值為:

(6)

累加后信號電壓值為:

生產力的乘數效應論析 ………………………………………………………………………………………………… 農華西（3/53）

(7)

累加后輸出信號的信噪比為:

(8)

由式(2)和式(8)可得信噪改善比:

SNIR=SNRo/SNRi

(9)

1.2FPGA

FPGA(FieldProgrammableGateArray)即現場可編程門陣列,是一種半定制ASIC,優(yōu)點是開發(fā)周期短,系統(tǒng)簡單,高集成度、體積小、高速、通用性好。內部豐富的觸發(fā)器及邏輯資源為實現各種組合和時序邏輯電路提供了保障。FPGA的內部功能模塊可以設計為并行執(zhí)行,相互間互不干擾,這就大大加速了算法的實現。此外FPGA的功耗比較低,可以用在對功耗要求高的場合[7]。

2　基于FPGA的技術方法

本文提出的微弱信號采集處理方法主要是在FPGA內部完成對累加平均法的編程和實現,在其內部實現控制32bit加法器和雙口RAM的切換來對微弱信號進行快速采集和預處理,并通過FPGA和PCI總線握手通信,把預處理過的微弱信號傳遞給上位機,完成微弱信號的最后處理和存儲。整體包括4部分:數據采集模塊、FPGA控制模塊、PCI傳輸模塊、電源。其總體原理框圖如圖1所示。

圖1　總體工作原理框圖

FPGA控制模塊主要實現的功能是控制數據采集,對采集信號進行預處理,并通過PCI接口芯片實時快速的傳輸到上位機中。其主要由主控制模塊,2個雙口RAM,DCM時鐘管理模塊,32 bit加法器模塊,以及多路選擇開關組成。FPGA內部邏輯框圖如圖2所示。

圖2　FPGA內部邏輯框圖

FPGA主控制模塊主要實現時鐘控制、A/D采樣控制、內部緩存、PCI讀數控制、累加次數控制、雙口RAM控制、以及加法器控制等。時鐘控制是對外部時鐘進行倍頻和控制,外部時鐘是40 MHz,倍2.5倍頻,產生100 MHz頻率,用于控制A/D采樣,實現A/D的快速采集;累加次數控制的次數由PCI寫控制時序完成,通過上位機軟件發(fā)出,因為系統(tǒng)中的數據寬度為32 bit,A/D分辨率為14 bit,所以最大累加次數可達218次;雙口RAM和加法器控制是為了實現將其中一個雙口RAM在上一次循環(huán)中存儲的數據的實時讀出,并通過32 bit加法器模塊與A/D實時采集的數據相加后再寫入另一個雙口RAM中;非門的作用就是實現2個雙口RAM的交替讀寫功能;圖中2個多路選擇開關MUX分別用于實現A口與B口地址、采樣時鐘與PCI讀數時鐘,以及2個雙口RAM輸出的切換操作。

2.1.1FPGA內部雙口RAM緩沖累加控制模塊原理

雙口RAM緩存累加模塊主要由一個32 bit的加法器,2個DRAM存儲器和地址選擇模塊組成。當系統(tǒng)檢測到采集觸發(fā)信號有效時,邏輯控制器件FPGA控制A/D工作,同時將采集到的數據送入雙口RAM緩存累加模塊,為了滿足本系統(tǒng)對數據疊加的特殊要求,需在模擬信號采集通道后加入大容量“乒乓”緩存部分,同時根據實際情況設定累加次數N,一旦檢測到N計滿,則結束程序。其流程圖如圖3所示。

圖3　FPGA累加平均過程流程圖

A/D轉換的數據是14 bit,系統(tǒng)所需的是32 bit,則要求將14 bit的數據整合為32 bit的,這里將采集到的14 bit數據作為32 bit數據的低位,高18 bit補零。當數據要進行疊加操作時,將采集到的數據與緩存的數據不斷相加,直到完成設置的疊加次數。

A/D的采樣頻率為100 MHz,采集數據的時間很短。為了避免發(fā)生數據丟失的狀況,在數據到來前,要求上一循環(huán)的數據累加操作必須完成。在本系統(tǒng)中A/D采集端的速度與PCI總線的速度不同,需要用緩存器使得數據匹配。當觸發(fā)信號到來,為了完成數據累加功能,FPGA需要把采集部件輸出的數據緩存到數據緩存模塊的相應地址上。每采集完設定的點為一次循環(huán);當再次檢測到采集觸發(fā)信號有效時,采集到的數據將與上一次循環(huán)采集的數據對應相加。由于系統(tǒng)對數據讀寫操作的特殊需求,緩存器需采用“乒乓”緩存方式實現數據的高速傳輸。通過對邏輯器件FPGA進行控制程序的設計,數據累加過程時序仿真如圖4所示。

由圖4中的仿真結果可以看出,在累加的第1個周期不做加法運算,而直接將A/D結果寫入其中一個雙口RAM中,因為另一片的雙口RAM的值在第1個周期或上電復位后不為零,這樣設計可以避免不必要的清零過程。圖中addrabus為寫地址,在觸發(fā)信號有效后,開始累加采集,采到設定的存儲容量后停止,該寬度在采樣頻率及緩沖容量一定的條件下保持不變,但觸發(fā)周期可由上位機來選擇設定。

圖4　FPGA累加過程仿真時序圖

2.1.2FPGA與PCI通信累加原理

微弱信號的累加次數是由上位機軟件給出,FPGA控制PCI寫控制時序完成的,因為系統(tǒng)中的數據寬度為32 bit,A/D分辨率為14 bit,所以累加次數必須都是2的冪級數,最大可以累加218次冪。下面給出了PCI讀數仿真過程:

由圖5的仿真結果可以看出,PCI讀出的數據相差4,即實現了A/D數據的4次累加功能。

圖5　PCI讀數過程時序仿真圖

對微弱信號的采集頻率100 MHz,能夠實現微弱信號的快速采集。采集到的數據經過FPGA內部的預處理,與PCI模塊進行握手指令通信,把數據由PCI模塊傳輸到PC機,對數據做運算和后處理,完成對微弱信號的采集和存儲。

3　實驗調試結果

為了驗證本方法的快速性和可靠性,進行了實際實驗,圖6為上位機軟件顯示的采集系統(tǒng)采集到的混合微弱信號,里面存在著有效的微弱信號和噪聲信號。圖7是上位機傳輸256次累加平均命令之后采集到的微弱信號,可以明顯地看出,噪聲信號被濾掉大部分。圖8則是經過51次累加平均之后的結果,可以看出噪聲信號基本上被全部濾掉,比256次累加平均之后的效果更好。從圖6我們還可以看出,PCI數據采集卡采集速率達到74.3MB/s,能夠有效快速的采集微弱信號。通過實驗驗證,本文設計的基于FPGA的微弱信號采集方法是可行和可靠的。

圖6　原始信號波形

圖7　累加平均256次

圖8　累加平均512次

4　結論

本文以累加平均法原理為基礎,在FPGA內部編程累加平均法,設計雙口RAM緩沖累加模塊,倍頻A/D的采樣頻率,與PCI握手通信,傳遞數據到上位機,完成微弱信號的快速采集處理。經過實驗驗證,此方法可行可靠,完全可以用于微弱信號的采集處理。為以后微弱信號的采集處理提供了新的方法。但還沒進行實地測驗,不知道所設計的方法應用在惡劣環(huán)境下怎么樣,下一步擴大此方法的應用范圍。

參考文獻:

[1]李方方.微弱信號檢測與采集技術的研究[D].哈爾濱:哈爾濱工業(yè)大學,2006.

[2]章克來,朱海明.微弱信號檢測技術[J].航空電子技術,2009(2):30-36.

[3]陳正濤.微弱信號相關檢測技術綜述[J].科技廣場,2006(7):111-112.

[4]熊松.基于PCI總線的數據采集卡的實現[D].南京:東南大學,2006.

[5]Dempster A G,Murphy N P.Efficient Interpolators and Filter Banks Using Multiplier Blocks[J].IEEE Transactions on Signal Processing,2000,48(1):257-261

[6]黃身錁.PCI總線接口芯片9054及其應用[J].世界電子元器件,2006(6):57-59.

[7]楮振勇,齊亮.FPGA設計及應用[M].西安:西安電子科技大學出版社,2002:40-52.

[8]王雅曼.弱信號檢測技術研究[J].科技創(chuàng)新導報,2011(7):13.

[9]程耀林.FPGA的系統(tǒng)設計方法解析[J].微型電腦應用,2007(1):48-51.

[10]楊健鷙,劉霖.基于FPGA的面陣CCD圖像采集系統(tǒng)[J].電子器件,2012,36(1):49-51

曹學友(1989-)男,漢族,山東濟寧人,碩士,中北大學電子測試技術國家重點實驗室,從事動態(tài)測試與智能儀器及沖擊波超壓測試研究,caoxueyou0808@yeah.net;

祖靜(1933-)男,漢族,山西太原人,中北大學電子測試技術國家重點實驗室,教授,博導,從事動態(tài)測試與智能儀器研究,zujing@nuc.edu.cn。

WeakSignalProcessingMethodsofFastAcquisitionBasedonFPGA

CAOXueyou,ZUJing*,TIANZhuang,LIANGYongye

(Science and Technology on Electronic Test and Measurement Laboratory North University of China,Taiyuan 030051,China)

Abstract:In view of slow acquisition of the weak signals,processing difficulties and other related issues,based on FPGA,an acquisition processing method is presented.The method is founded on the paris of the cumulative average algorithm.In order to be pretreated the collected signal a dual port RAM buffer accumulation control module is designed inside the FPGA programming.It completes the data transmission under shaking hands with PCI module.The PC can analyse the final signal data.Proven by debugged experiments,this method can collect the weak signal effectively,and analyse the signal data.

Key words:weak signal;collection and processing;FPGA;cumulative average

doi:EEACC:7210G10.3969/j.issn.1005-9490.2014.04.016

中圖分類號:TP334

文獻標識碼:A

文章編號:1005-9490(2014)04-0654-04

收稿日期:2013-08-02修改日期:2013-08-24