余青旺,張赤斌*,王廣平

(1.東南大學(xué)機(jī)械工程學(xué)院,南京 210096;2.中航工業(yè)航空動(dòng)力控制系統(tǒng)研究所,江蘇 無(wú)錫 214063)

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高速PCB同步開(kāi)關(guān)噪聲仿真抑制分析

余青旺1,張赤斌1*,王廣平2

(1.東南大學(xué)機(jī)械工程學(xué)院,南京 210096;2.中航工業(yè)航空動(dòng)力控制系統(tǒng)研究所,江蘇 無(wú)錫 214063)

摘要:從電源完整性(PI)的角度分析了抑制同步開(kāi)關(guān)噪聲(SSN)的有效途徑——降低芯片供電電源的輸入阻抗。使用目標(biāo)阻抗法,并對(duì)給定最大去耦電容容值種類(lèi)的條件下,使用頻域?qū)?shù)法進(jìn)行電源地分配網(wǎng)絡(luò)(PDN)的優(yōu)化。以XX電子控制器的PCB板為例,使用Ansoft SIwave及Ansoft Designer仿真軟件,對(duì)復(fù)雜高速PCB板PDN進(jìn)行優(yōu)化設(shè)計(jì),并通過(guò)時(shí)域觀察優(yōu)化前后SSN的抑制情況。仿真結(jié)果表明:通過(guò)優(yōu)化PDN能夠有效降低SSN。

關(guān)鍵詞:電源完整性;同步開(kāi)關(guān)噪聲;目標(biāo)阻抗;Ansoft SIwave;Ansoft Designer

電源完整性PI(Power Integrity)是指系統(tǒng)工作下電源波形的質(zhì)量。在復(fù)雜的高速PCB中,有多個(gè)高速芯片,同步翻轉(zhuǎn)的輸入/輸出IO口也越來(lái)越多,并會(huì)產(chǎn)生瞬間變化的大電流,這個(gè)電流在經(jīng)過(guò)電源供電網(wǎng)絡(luò)時(shí)由于阻抗的存在產(chǎn)生交流壓降,并會(huì)通過(guò)電源網(wǎng)絡(luò)干擾其他器件,即為同步開(kāi)關(guān)噪聲SSN(Simultaneous Switching Noise)[1]。一方面高速器件性能不斷提高,工作頻率越來(lái)越高,產(chǎn)生的諧波噪聲也越來(lái)越高;另一方面功耗變大且供電電壓變小,電壓噪聲容限變小,電源完整性也變?cè)桨l(fā)突出[2]。

本文以XX電子控制器PCB板為例,運(yùn)用頻域目標(biāo)阻抗法對(duì)PCB板3.3 V電源分配網(wǎng)絡(luò)進(jìn)行PI設(shè)計(jì),并提出在給定電容容值種類(lèi)前提下使用對(duì)數(shù)坐標(biāo)法對(duì)電源分配網(wǎng)絡(luò)PDN(Power Distribution Network)進(jìn)行優(yōu)化,并從時(shí)域的角度觀察優(yōu)化前后同步開(kāi)關(guān)噪聲抑效果。

1　同步開(kāi)關(guān)噪聲分析及解決方法

1.1SSN噪聲分析

用圖1的簡(jiǎn)化模型來(lái)分析CMOS電路的SSN。當(dāng)輸入端電平在高低切換時(shí),PMOS/NMOS管會(huì)同時(shí)導(dǎo)通,產(chǎn)生尖峰電流,在經(jīng)過(guò)封裝電源引腳電感和電源平面電感時(shí)(假設(shè)等效直流電阻很小,只考慮交流感抗),其加在芯片上的電源電壓下降為:

(1)

若有N個(gè)驅(qū)動(dòng)器同時(shí)切換則芯片引腳產(chǎn)生的壓降為N倍ΔV。

圖1　單個(gè)IO口SSN電路模型

若產(chǎn)生的瞬態(tài)電流在經(jīng)過(guò)封裝地引腳電感和地平面電感,則會(huì)在芯片地和系統(tǒng)地之間直接產(chǎn)生地彈噪聲Vgb:

Vgb=[Lg(di/dt)+Lsg(di/dt)]

(2)

通過(guò)理論分析知SSN會(huì)直接導(dǎo)致供電電壓下降及靜態(tài)線噪聲[3]。如果SSN產(chǎn)生的壓降超過(guò)了電壓容限,就會(huì)產(chǎn)生電源完整性問(wèn)題,還會(huì)通過(guò)PDN干擾其他器件,并可能引發(fā)電磁輻射干擾EMI(Electro-magnetic Interference)問(wèn)題,并導(dǎo)致產(chǎn)品不能通過(guò)國(guó)家電磁兼容EMC(Electro Magnetic Compatibility)測(cè)試標(biāo)準(zhǔn)。從SSN產(chǎn)生原因和傳播路徑知減小SSN的主要途徑有:改善信號(hào)的質(zhì)量,即信號(hào)完整性SI(Signal Integrity);減小芯片封裝寄生電感;降低PDN輸入阻抗。從電源完整性的角度來(lái)解決工程上遇到的SSN過(guò)大的途徑則是降低PDN阻抗。

1.2電源網(wǎng)絡(luò)的組成及優(yōu)化方案

由圖1得知,PDN主要由電源調(diào)節(jié)模塊VRM(Voltage Regulator Module)、電源地平面對(duì)、去耦電容等組成[4]。它們分別在不同的頻段內(nèi)為工作的器件提供電流。VRM及儲(chǔ)能電容組成的供電系統(tǒng)在0到1 MHz頻率范圍內(nèi)保持電源網(wǎng)絡(luò)的低阻抗;芯片的去耦電容包括鉭電容和中高頻陶瓷電容在1 MHz到幾百M(fèi)Hz范圍內(nèi)為工作的器件提供低阻抗;電源地平面對(duì)能夠在100 MHz以上為工作器件提供低阻抗回流路徑。在實(shí)際工程中,則主要在PCB電源地平面對(duì)之間添加一系列不同容值的電容及在工作器件的電源地引腳上添加高頻陶瓷電容[5]。

圖2　頻域目標(biāo)阻抗法PDN設(shè)計(jì)

從工作器件電源引腳向系統(tǒng)電源網(wǎng)絡(luò)看去,即為IC的輸入阻抗,如圖2。通過(guò)降低工作器件的輸入阻抗,來(lái)減小SSN對(duì)系統(tǒng)電源和其他器件的影響。由此我們可以定義頻域目標(biāo)阻抗,即根據(jù)系統(tǒng)要求,確定最大電壓波動(dòng)范圍,并根據(jù)芯片的功耗來(lái)得到最大平均電流,則目標(biāo)阻抗可根據(jù)公式:

(3)

只要輸入阻抗在一定頻率范圍內(nèi)低于目標(biāo)阻抗,即達(dá)到設(shè)計(jì)要求。但實(shí)際工作器件并不止一個(gè)電源引腳,如DSP往往有很多個(gè)電源地引腳,單個(gè)電源引腳只能反映芯片工作時(shí)的本地特性,并不能反映芯片工作時(shí)的全局特性,因此在仿真時(shí)將工作器件的所有電源和地引腳分別并在一起,相當(dāng)于只有一對(duì)電源地引腳,觀察它的輸入阻抗。此方法能更精確的表示芯片的輸入阻抗特性[6]。

通過(guò)添加去耦電容,優(yōu)化PDN輸入阻抗。實(shí)際電容模型可等效為RLC的串聯(lián)電路,L為電容自身封裝電感和安裝寄生電感之和,R為電容總的寄生電阻。當(dāng)電感阻抗矢量與電容阻抗矢量之差為零時(shí),電容發(fā)生自諧振,此時(shí)電容阻抗最小,能有效地為射頻電流提供低阻抗回流路徑。其等效阻抗和自諧振頻率關(guān)系為:

(4)

基于電容自諧振原理選擇去耦電容方法很多,如Decade Methods和Flat Response法[7]。這2種方法都是在給定頻段內(nèi)使用一系列不同容值的電容器來(lái)設(shè)計(jì)PDN,但這2種方法往往受到電容器種類(lèi)的限制,因此本文使用了頻域?qū)?shù)法選擇去耦電容器。具體方法:確定VRM不能提供低阻抗時(shí)對(duì)應(yīng)的頻率點(diǎn);確定需要設(shè)計(jì)PCB的頻域目標(biāo)阻抗和信號(hào)截止頻率;將設(shè)計(jì)頻段在對(duì)數(shù)坐標(biāo)下平均地劃分為N段(N為實(shí)際所能提供的最大電容容值種類(lèi)決定N≥4);確定所提供的電容器種類(lèi)的自諧振頻率;依次尋找落在每個(gè)頻段的電容器種類(lèi);每個(gè)頻段的電容器數(shù)量根據(jù)低于目標(biāo)阻抗來(lái)決定[8]。

2　電源完整性仿真分析

本文以XX電子控制器10層PCB板為例,該板上包括數(shù)字電路和模擬電路,其中DSP芯片為主要的高速器件和噪聲源,因此本文以DSP的3.3 V電源網(wǎng)絡(luò)為例,進(jìn)行了PDN阻抗分析和同步開(kāi)關(guān)噪聲分析。通過(guò)ANSYS公司的Ansoft SIwave仿真軟件對(duì)DSP的3.3 V電源網(wǎng)絡(luò)進(jìn)行了詳細(xì)的電源完整性分析;通過(guò)在SIwave中提取DSP與SDRAM之間的數(shù)據(jù)線S參數(shù)模型并在Ansoft Designer中搭建仿真電路,從時(shí)域觀察對(duì)比了同步開(kāi)關(guān)噪聲的抑制情況。

圖3　PCB板3.3 V電源平面部分示意圖

2.1電子控制器仿真前的計(jì)算

通過(guò)查找DSP芯片的芯片手冊(cè)及功耗手冊(cè)得到3.3 V電源最大電壓波動(dòng)范圍為5%,由最大平均功耗計(jì)算得到平均電流為250 mA,則目標(biāo)阻抗為:3.3×5%/0.25=0.66 Ω;信號(hào)的最短上升時(shí)間為0.5 ns,則由公式:0.35/Tr[9]得信號(hào)截止頻率為700 MHz(Tr是指信號(hào)的上升時(shí)間,0.35為一個(gè)比例常數(shù))。

由于電源穩(wěn)壓模塊及儲(chǔ)能電容可以對(duì)DC到1 MHz以?xún)?nèi)的瞬態(tài)電流做出響應(yīng)。因此在1 MHz到700 MHz范圍內(nèi)需要在芯片附近添加一系列去耦電容為工作器件提供瞬態(tài)電流,即為芯片提供低輸入阻抗。假設(shè)最大提供電容器容值種類(lèi)N為4,則可計(jì)算在1 MHz到700 MHz范圍內(nèi):f0=1 MHz,f1=5.14 MHz,f2=26.4 Mz,f3=135.8 MHz,f4=700 MHz;所選擇的電容器容值分別為:2.2 μF、100 nF、10 nF、1 nF;電容的安裝寄生電感分別取3 nH、2 nH、1.5 nH、1 nH;根據(jù)電容自諧振原理可計(jì)算他們的自諧振頻率分別為:1.96 MHz、11.3 MHz、41 MHz、159 MHz。通過(guò)觀察可知所選電容的安裝自諧振點(diǎn)都分別落在圖4中的頻段內(nèi),因此可以選擇這4種電容對(duì)PDN進(jìn)行設(shè)計(jì)。

圖4　設(shè)計(jì)頻段分割示意圖

圖5　優(yōu)化前PDN輸入阻抗

2.2電子控制器PCB板仿真分析

從圖5可以看出在700 MHz內(nèi)頻率在100 MHz、400 MHz、700 MHz幾個(gè)頻段都出現(xiàn)了大的阻抗波動(dòng),并超過(guò)了目標(biāo)阻抗。同時(shí)在Designer中搭建仿真電路觀察到同步開(kāi)關(guān)噪聲引起的電壓波動(dòng)范圍在3.1 V到3.6 V,遠(yuǎn)超過(guò)了最大電源波動(dòng)范圍0.165 V,如圖6所示。

(1)可先在DSP芯片4個(gè)角落分別對(duì)稱(chēng)添加1個(gè)2.2 μF電容,圖7為添加電容前后對(duì)比圖。

(2)在DSP芯片附近添加4個(gè)100 nF的電容。圖8為添加電容前后阻抗曲線對(duì)比圖。

(3)在DSP芯片附近再添加多個(gè)10 nF的電容,并盡量靠近DSP的電源地引腳。圖9為添加電容前后阻抗曲線對(duì)比圖。

(4)在DSP芯片附近再添加12個(gè)1 nF高頻去耦電容,并盡量靠近芯片或直接添加在芯片的電源地引腳上。

圖6　優(yōu)化前電源波動(dòng)

圖7　DSP阻抗曲線對(duì)比圖

圖8　DSP阻抗曲線對(duì)比圖

圖9　DSP阻抗曲線對(duì)比圖

從圖10可以看出工作器件3.3 V電源網(wǎng)絡(luò)的輸入阻抗在700 MHz內(nèi)低于0.66 Ω,且沒(méi)有大的阻抗波動(dòng),即PDN阻抗設(shè)計(jì)達(dá)到了要求。從圖11觀察優(yōu)化前后SSN抑制情況,可以看到優(yōu)化后電壓波動(dòng)遠(yuǎn)小于0.165 V,即SSN噪聲得到了顯著的抑制。

圖10　優(yōu)化前后阻抗曲線對(duì)比圖

圖11　優(yōu)化前后電源波動(dòng)對(duì)比圖

3　結(jié)論

本文通過(guò)使用Ansoft公司的仿真軟件對(duì)XX電子控制器PCB板進(jìn)行電源完整性分析,通過(guò)使用頻域?qū)?shù)法選擇去耦電容器設(shè)計(jì)了工作器件DSP的3.3 V電源網(wǎng)絡(luò)的輸入阻抗,并通過(guò)時(shí)域直觀的對(duì)比了優(yōu)化前后SSN的抑制情況。驗(yàn)證了優(yōu)化PDN抑制SSN的有效性。

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余青旺(1988-),男,漢族,安徽人,碩士,研究方向?yàn)殡娫赐暾苑治?PI),yuqingwang08@163.com;

張赤斌(1968-),男,漢族,教授,碩士生導(dǎo)師,研究方向?yàn)闄C(jī)電控制及EMC可靠性研究,chibinchang@aliyun.com。

SuppressionAnalysisofSSNSimulationinHigh-SpeedPCB

YUQingwang1,ZHANGChibin1*,WANGGuangping2

(1.School of Mechanical Engineering,Southeast University,Nanjing 210096,China;2.Aviation Motor Control System Institute,Wuxi Jiangsu 214063,China)

Abstract:From the aspect of Power Integrity(PI),the effective way of suppressing simultaneous switching noise(SSN)is reduce chip’s input impedance.With the method of target impedance determined by the number of decoupling capacitance which frequency domain logarithmic is used to optimize power delivery network(PDN).Based on XX-electronic-controller PCB,a high-speed complicated PCB’PDN is analyzed and optimized by Ansoft SIwave and using time-domain observes the inhibition of SSN by Ansoft Designer.The simulation resultes show that the optimization of power distribution network can reduce SSN effectively.

Key words:PI;SNN;target impedance;Ansoft SIwave;Ansoft Designer

doi:EEACC:523010.3969/j.issn.1005-9490.2014.04.006

中圖分類(lèi)號(hào):TN41

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005-9490(2014)04-0609-04

收稿日期:2013-07-24修改日期:2013-08-14