裴國旭,鄧玉良,樊利慧,李曉輝,彭錦軍

(深圳市國微電子股份有限公司,廣東 深圳 518057)

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深亞微米大容量PROM芯片ESD保護(hù)技術(shù)

裴國旭*,鄧玉良,樊利慧,李曉輝,彭錦軍

(深圳市國微電子股份有限公司,廣東 深圳 518057)

摘要:從全芯片角度出發(fā),采用多電源ESD架構(gòu)和全芯片ESD設(shè)計(jì),對整顆芯片提供全方位的ESD保護(hù),介紹了基于0.18 μm CMOS工藝設(shè)計(jì)的大容量PROM芯片的ESD設(shè)計(jì)技術(shù)。同時(shí),通過對高壓編程引腳的ESD加固設(shè)計(jì),提高了芯片的整體抗ESD能力。最終產(chǎn)品ESD測試滿足項(xiàng)目要求。

關(guān)鍵詞:靜電放電(ESD);可編程只讀存儲器(PROM);全芯片

在IC(集成電路)產(chǎn)業(yè)中,靜電放電ESD(Electro-Static Discharge)是影響IC芯片可靠性的主要因素之一,通過ESD保護(hù)電路設(shè)計(jì),可以提高IC芯片的可靠性[1]。ESD保護(hù)電路的保護(hù)強(qiáng)度可通過ESD測試來確定。在一款I(lǐng)C產(chǎn)品定型或出廠前都要經(jīng)過ESD測試,以確定其可靠性[2]。

隨著CMOS工藝尺寸的不斷縮小,進(jìn)入到深亞微米尺寸后,器件柵氧化層減薄,PN結(jié)變窄,導(dǎo)致器件擊穿電壓降低,性能易退化,可靠性降低。因此,深亞微米CMOS工藝的ESD保護(hù)設(shè)計(jì)受到更大挑戰(zhàn),需從全芯片的角度來設(shè)計(jì)優(yōu)化ESD保護(hù)結(jié)構(gòu)[3]。

本文首先介紹了深亞微米CMOS工藝ESD保護(hù)設(shè)計(jì)的基本概念和原理,接著闡述了基于0.18 μm CMOS工藝的大容量PROM芯片的全芯片ESD保護(hù)的設(shè)計(jì)方法,重點(diǎn)介紹了芯片中高壓編程引腳的ESD保護(hù)設(shè)計(jì)和優(yōu)化。樣品通過了人體模型2 kV的測試。

1　深亞微米CMOS工藝中的ESD保護(hù)設(shè)計(jì)

CMOS工藝進(jìn)入深亞微米后,受“等比例縮小”規(guī)則限制,隨著器件尺寸縮小,柵氧化層不斷減薄,為克服小尺寸器件嚴(yán)重的熱載流子效應(yīng),設(shè)計(jì)了LDD結(jié)構(gòu)。這些都導(dǎo)致了ESD保護(hù)器件抗ESD性能的退化。因此,深亞微米CMOS工藝中對ESD保護(hù)器件在工藝和結(jié)構(gòu)上都做了優(yōu)化和完善[4]。

1.1工藝優(yōu)化

為提高深亞微米CMOS工藝中ESD保護(hù)器件的抗ESD性能,在深亞微米CMOS工藝中出現(xiàn)了一些新的工藝,如雙柵氧工藝、ESD離子注入、擴(kuò)散電阻及N阱電阻等。雙柵氧工藝可以為ESD保護(hù)器件選用比內(nèi)核器件更厚的柵氧化層,提高ESD保護(hù)器件的可靠性;ESD離子注入技術(shù)可以抑制器件的表面穿通,增強(qiáng)器件的抗ESD性能;擴(kuò)散電阻可以限制發(fā)生ESD事件時(shí)器件內(nèi)PN結(jié)上的峰值電流,防止PN結(jié)的擊穿,而N阱電阻因?yàn)榕c襯底接觸良好,散熱性好,是ESD保護(hù)網(wǎng)絡(luò)中重要的限流及隔離元件[4-6]。

在PROM芯片的設(shè)計(jì)中,我們主要采用了厚柵氧器件作為ESD保護(hù)器件。

1.2結(jié)構(gòu)優(yōu)化

測試ESD器件的保護(hù)性能主要是測試器件的回掃特性。ESD保護(hù)器件的回掃特性曲線如圖1所示。設(shè)計(jì)優(yōu)良的ESD保護(hù)器件在ESD保護(hù)區(qū)內(nèi)可承受多次的ESD應(yīng)力,在ESD事件到來時(shí),具有足夠快的開啟速度和足夠低的導(dǎo)通電阻,使I/O端口的電壓鉗位,保護(hù)內(nèi)部電路不受損傷。

圖1　ESD保護(hù)器件回掃曲線

為提高深亞微米CMOS工藝中ESD保護(hù)器件的抗ESD性能,在CMOS器件結(jié)構(gòu)上出現(xiàn)了一些新的技術(shù),如改進(jìn)的柵耦合技術(shù)、襯底和門級觸發(fā)技術(shù)。常規(guī)的柵耦合技術(shù)采用RC網(wǎng)絡(luò),不但占用版圖面積大,而且容易出現(xiàn)“過柵驅(qū)動”效應(yīng)。改進(jìn)的柵耦合技術(shù)是一種采用場氧器件和薄柵氧器件的動態(tài)柵耦合技術(shù),如圖2所示。在P型襯底上,集成了場氧器件和薄柵氧器件,發(fā)生ESD事件時(shí),通過漏極-柵極寄生電容的耦合作用耦合到兩器件,電壓足夠大時(shí),場氧器件開啟,通過薄柵氧器件迅速放電,場氧器件可以導(dǎo)通大電流,不會出現(xiàn)“過柵驅(qū)動”效應(yīng),同時(shí)利用器件本身寄生電容進(jìn)行耦合,有效減小了版圖面積。在柵耦合技術(shù)的基礎(chǔ)上,給ESD保護(hù)器件增加一個(gè)襯底偏壓可有效降低其觸發(fā)電壓,提升器件的ESD保護(hù)能力,稱為襯底和門級觸發(fā)技術(shù)[7]。

圖2　柵耦合ESD保護(hù)電路

在PROM芯片的輸出引腳主要采用了這種動態(tài)柵耦合的ESD保護(hù)電路。

2　全芯片ESD保護(hù)技術(shù)

ESD可以發(fā)生在芯片的任意2個(gè)引腳之間,而且I/O PAD間的ESD事件常會轉(zhuǎn)而跨在電源線和地線之間,如果沒有電源和地之間的ESD保護(hù)設(shè)計(jì),這會導(dǎo)致內(nèi)部電路的損傷,造成電源和地之間的漏電和短路。所以,深亞微米CMOS IC中,ESD電路的設(shè)計(jì)要從全芯片的角度來考慮。全芯片的ESD保護(hù)電路安排如圖3所示。

圖3　全芯片ESD保護(hù)電路安排

本公司的PROM芯片有3個(gè)電源對:數(shù)字電源對、模擬電源對和編程電壓。因此我們采用了如圖4所示的全芯片的ESD設(shè)計(jì)架構(gòu)。先對每對電源對進(jìn)行ESD保護(hù),然后每個(gè)電源對分別通過ESD保護(hù)電路接到公共的電源線和地線。

圖4　全芯片多電源ESD保護(hù)構(gòu)架

通過做好每個(gè)電壓域的ESD保護(hù)和各個(gè)電壓域與公共電壓域間的ESD保護(hù),可以保證整顆芯片ESD放電通路的暢通和安全,為整顆芯片提供全方位的ESD保護(hù)。

3　高壓編程引腳VPP的ESD保護(hù)設(shè)計(jì)

在PROM芯片中有一個(gè)比較特殊的PAD,就是高壓編程引腳VPP。芯片的ESD失效閾值定義為芯片引腳在各種測試條件下最低的ESD耐壓值,而VPP引腳的ESD保護(hù)能力是制約PROM芯片整體ESD保護(hù)能力的一個(gè)重要因素[8]。VPP引腳是用來給存儲器件編程用的,編程電壓高達(dá)8.5 V。VPP端口的ESD保護(hù)結(jié)構(gòu),不能采用PMOS管對電源保護(hù)。由于VPP端口在編程時(shí)輸入的電壓信號高于芯片的電源電壓,PMOS會導(dǎo)致高壓端口對電源通過寄生的二極管漏電,VPP輸入的電壓信號將被拉低,導(dǎo)致無法對存儲單元編程。因此VPP端口ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)為串聯(lián)NMOS接地結(jié)構(gòu)。

高壓編程引腳VPP的ESD保護(hù)電路結(jié)構(gòu)如圖5所示。為了保證ESD保護(hù)器件的耐壓能力,NMOS管的長度L設(shè)計(jì)為0.8 μm。編程時(shí),VRR輸入8.5 V電壓,此時(shí),N0處于導(dǎo)通狀態(tài)。VPP端口電壓信號經(jīng)過器件N0后,在N0上存在壓降。這樣采用NMOS的串聯(lián)結(jié)構(gòu)就避免了高壓信號VPP直接施加在GGNMOS管N1器件的漏端,可有效提高高壓端口VPP的直流耐壓能力。該結(jié)構(gòu)可以避免高壓端口在編程時(shí)發(fā)生誤操作。

圖5　高壓編程VPP引腳ESD結(jié)構(gòu)電路圖

4　測試結(jié)果

采用0.18 μm CMOS工藝流片,流片后的樣品可以正常編程和讀出數(shù)據(jù),ESD器件不影響芯片的正常功能。對流片后的PROM芯片樣品進(jìn)行了ESD測試,測試結(jié)果如表1所示。

表1　ESD測試結(jié)果

測試結(jié)果表明,芯片通過了人體模型2 kV的測試,這滿足了本項(xiàng)目的要求。

5　結(jié)論

隨著CMOS工藝的不斷發(fā)展,器件抗ESD能力卻在下降。但是,通過改進(jìn)工藝和ESD器件的結(jié)構(gòu),可以在一定程度上提升器件的抗ESD能力。同時(shí),全芯片的ESD架構(gòu)為越來越多先進(jìn)工藝的IC器件所采用,可以真正提升整顆芯片的ESD防護(hù)能力。

采用多電源域ESD防護(hù)架構(gòu)和全芯片ESD電路安排,從全芯片的角度進(jìn)行了大容量PROM芯片的ESD防護(hù)設(shè)計(jì),保證了PROM芯片整體的ESD放電通路的暢通。同時(shí),對PROM芯片中的高壓編程引腳做了ESD防護(hù)電路的加固設(shè)計(jì),提升了芯片的ESD失效閾值。

參考文獻(xiàn):

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[8]易峰,萬穎.E2PROM工藝的ESD保護(hù)電路失效分析[J].電子與封裝,2008,8(12):17-19.

裴國旭(1972-),男,漢族,吉林省人,學(xué)士,高級工程師,主要研究方向?yàn)榧呻娐房馆椪占庸淘O(shè)計(jì);

鄧玉良(1969-),男,漢族,遼寧省人,博士,高級工程師,主要研究方向?yàn)楦咝阅芪⑻幚砥鳌⒋鎯ζ骱涂删幊踢壿嬈骷?/p>

ESDProtectionTechnologyforDeepSubmicronMassPROMIC

PEIGuoxu*,DENGYuliang,FANLihui,LIXiaohui,PENGJinjun

(Shenzhen State Microelectronics CO.,LTD,Shenzhen Guangdong 518057,China)

Abstract:The ESD protection circuit design of PROMs is introduced based on 0.18μm CMOS process.From a whole-chip’s point of view,the whole chip is protected in the round using multiple power and whole-chip ESD protection design.At the same time,the high voltage programming port’s ESD protection design is optimized.Final products pass the ESD testing and satisfy the project required.

Key words:electro-static discharge(ESD);programmable read-only memory(PROM);whole-chip

doi:EEACC:257010.3969/j.issn.1005-9490.2014.04.001

中圖分類號:O472.8

文獻(xiàn)標(biāo)識碼:A

文章編號:1005-9490(2014)04-0587-04

收稿日期:2013-10-24修改日期:2013-12-05