戴　強(qiáng),薛　顏,楊霄壘,周啟才,2,吳　俊,郭良權(quán)*

(1.中國電子科技集團(tuán)第五十八研究所,江蘇 無錫 214035;2.江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院,江蘇 無錫 214122)

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一種對失調(diào)和電容失配誤差進(jìn)行補(bǔ)償?shù)牧魉€ADC子級電路

戴強(qiáng)1,薛顏1,楊霄壘1,周啟才1,2,吳俊1,郭良權(quán)1*

(1.中國電子科技集團(tuán)第五十八研究所,江蘇 無錫 214035;2.江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院,江蘇 無錫 214122)

摘要:設(shè)計(jì)一種用于高速高精度流水線ADC的流水線ADC子級電路,采用偽隨機(jī)序列控制子ADC電路中比較器陣列的參考比較電壓。比較器的高低位被隨機(jī)分配,消除某個(gè)比較器的固有失調(diào)對子ADC量化的影響,溫度計(jì)碼的偽隨機(jī)性可以消除MDAC電容的失配誤差對余量輸出的影響。電路采用0.18 μm 1P5M 1.8 V CMOS工藝,運(yùn)用于12 bit 250 Msample/s流水線ADC電路中,實(shí)際測得流水線ADC電路的SNR為69.92 dB,SFDR為81.17 dB。

關(guān)鍵詞:流水線模數(shù)轉(zhuǎn)換器;偽隨機(jī)序列;失調(diào)誤差;電容失配誤差

數(shù)字處理技術(shù)和數(shù)字處理系統(tǒng)的快速發(fā)展和更新?lián)Q代,為模數(shù)轉(zhuǎn)換器ADC(Analog to Digital Converter)提供了大量的應(yīng)用機(jī)會(huì),近年來,高速高精度的模數(shù)轉(zhuǎn)換器在高清視頻、3 G通信、醫(yī)療器械以及雷達(dá)等領(lǐng)域得到了廣泛的應(yīng)用,作為高速高精度領(lǐng)域模數(shù)轉(zhuǎn)換器的最佳選擇,流水線ADC的性能更是得到了飛速提升。

為實(shí)現(xiàn)更高性能(更高速度、更高精度、更低功耗)的流水線ADC設(shè)計(jì),各大機(jī)構(gòu)投入了大量的研究,如在流水線ADC的高位子級電路中對MDAC(Multiple Digital to Analog Converter)電容使用DITHER技術(shù)補(bǔ)償電容的失配誤差[1],并結(jié)合數(shù)字校準(zhǔn)技術(shù)來提高流水線ADC的轉(zhuǎn)換精度;在流水線ADC的高位子級電路中對比較器內(nèi)部電路進(jìn)行失調(diào)電壓補(bǔ)償[2],降低高速動(dòng)態(tài)比較器固有的較大的失調(diào)電壓對流水線ADC轉(zhuǎn)換精度的影響;使用簡單的運(yùn)放電路來替代高增益高帶寬的放大器電路,并結(jié)合后臺(tái)的數(shù)字校準(zhǔn)技術(shù)校準(zhǔn)比較器失調(diào)和MDAC電容失配[3-8],在實(shí)現(xiàn)所需精度的前提下達(dá)到降低功耗的目的。

本文設(shè)計(jì)另一種應(yīng)用于高速高精度流水線ADC的子級電路,該子級電路基于偽隨機(jī)控制技術(shù),以一種自適應(yīng)的方式來達(dá)到提高流水線ADC轉(zhuǎn)換精度的目的。

1　電路設(shè)計(jì)

圖1所示為本文設(shè)計(jì)的流水線ADC的K比特子級電路的原理框圖,該子級電路包括偽隨機(jī)序列調(diào)制的子ADC電路、子DAC電路以及余量放大器、偽隨機(jī)譯碼電路和偽隨機(jī)序列產(chǎn)生電路。

圖1　子級電路原理框圖

該子級電路的工作原理如下:通路1由余量增益電路中的采樣開關(guān)對前級輸出的信號(或輸入信號)Vi(Vip/Vin)進(jìn)行采樣/保持,通路2由偽隨機(jī)序列調(diào)制的子ADC電路對前級輸出的信號(或輸入信號)Vi(Vip/Vin)進(jìn)行采樣/保持并進(jìn)行比較器量化,子ADC電路中的比較器陣列的參考電壓受偽隨機(jī)序列產(chǎn)生電路生成的偽隨機(jī)序列控制,因此該子ADC電路輸出的溫度計(jì)碼具有偽隨機(jī)性質(zhì),溫度計(jì)碼一方面經(jīng)子DAC電路轉(zhuǎn)換得到模擬信號Vdac,另一方面經(jīng)偽隨機(jī)譯碼電路譯碼得到該子級電路的Ni-bit數(shù)字編碼輸出,通路1采樣到的原信號Vi(Vip/Vin)與通路2轉(zhuǎn)換輸出的Vdac進(jìn)行相減后經(jīng)余量放大器放大輸出得到該子級電路的余量輸出Vo。

1.1偽隨機(jī)序列調(diào)制子ADC電路

圖2　偽隨機(jī)序列調(diào)制子ADC電路結(jié)構(gòu)圖

1.2子DAC電路

圖3　子DAC電路原理圖

1.3余量增益電路

圖4所示為余量增益電路原理圖,該余量增益電路采用傳統(tǒng)的電路架構(gòu),該電路工作在兩相不交疊時(shí)鐘cp1、cp2下,cp1p是比cp1稍提前的時(shí)鐘。①在采樣階段:cp1、cp1p為高,cp2為低,采樣電容對Vip進(jìn)行采樣,余量放大器處于復(fù)位狀態(tài),對于P端(正端)有:

Qp=2KC·(Vip-Vcmi)+2C·(Vcm2-Vcm1)

(1)

對于N端(負(fù)端)有:

Qn=2KC·(Vin-Vcmi)+2C·(Vcm2-Vcm1)

(2)

圖4　余量增益電路原理圖

+2C(Vop-Vi+)

(3)

對于N端(負(fù)端)有:

(Vdacn2K-Vi-)]+2C(Von-Vi-)

(4)

2K(Vip-Vin)=[(Vdacp1-Vdacn1)+…+(Vdacp2K-

Vdacn2K)]+2K+1(Vi+-Vi-)+2(Vop-Von)

(5)

2K(Vip-Vin)=[x·Vref-(2K-x)·Vref]-2K+1(Vi+-

Vi-)+2(Vop-Von)

(6)

又設(shè)余量放大器的低頻開環(huán)增益為A0,則有:

2K(Vop-Von)=-A0·(Vi+-Vi-)

(7)

設(shè)Vip-Vin=Vi,Vop-Von=Vo由式(6)、式(7)得:

(8)

從式(8)可以看出,余量放大器的有限低頻增益A0會(huì)給余量輸出帶來增益誤差,若A0>60dB,式(8)可以近似為:

Vo=2K-1·Vi+(2K-1-x)·Vref

(9)

2　電路仿真與測試

圖5所示為一個(gè)12bit250Msample/s流水線ADC芯片主通道電路的照片,電路采用0.18μm1P5M1.8VCMOS工藝,本文設(shè)計(jì)的流水線ADC子級電路運(yùn)用到該ADC電路的第1級4比特分辨率子電路中。

圖6　偽隨機(jī)碼的產(chǎn)生

對于4比特的子級電路來說,子ADC電路的偽隨機(jī)控制序列共有8組,圖6所示為偽隨機(jī)序列PR1～PR8的仿真波形,可知在任意時(shí)刻PR1～PR8中只有一個(gè)為高,且成隨機(jī)分布,也意味著隨機(jī)選通一組基準(zhǔn)電壓作為比較器陣列的參考比較電壓,從而可以消除某個(gè)比較器因工藝制造帶來的固有失調(diào)給子ADC的量化造成影響。

圖7所示為運(yùn)用了本文設(shè)計(jì)的子級電路的12 bit 250 Msample/s流水線ADC的FFT測試結(jié)果,輸入為250 MHz正弦信號,峰峰值為2 V,幅度為0 dBm,測得SNR為69.92 dB,SFDR為81.17 dB。

圖7　ADC的動(dòng)態(tài)性能測試

表1所示為部分參考文獻(xiàn)與本文設(shè)計(jì)的流水線ADC間動(dòng)態(tài)性能的對比,可以看出,本文設(shè)計(jì)的流水線ADC在250 MHz采樣率下還能達(dá)較高的性能。

表1　本文與部分文獻(xiàn)的參數(shù)對比

3　結(jié)論

設(shè)計(jì)一個(gè)對子ADC失調(diào)誤差和電容失配誤差進(jìn)行動(dòng)態(tài)補(bǔ)償?shù)牧魉€ADC子級電路,子ADC電路的比較器陣列的參考比較器電壓受偽隨機(jī)序列控制,比較器陣列間的高低位被隨機(jī)分配,消除某個(gè)比較器的固有失調(diào)對子ADC電路量化的影響,具有偽隨機(jī)性質(zhì)的溫度計(jì)碼通過控制子DAC電路消除MDAC電容的失陪誤差對余量輸出的影響,提高了流水線ADC的動(dòng)態(tài)性能。

參考文獻(xiàn):

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戴強(qiáng)(1979-),男,漢族,江蘇丹陽人,東南大學(xué)本科學(xué)歷,工程師,現(xiàn)在中國電子科技集團(tuán)第58研究所從事集成電路的研究工作;

薛顏(1983-),男,漢族,江蘇邳州人,國防科技大學(xué)碩士學(xué)位,工程師,現(xiàn)在中國電子科技集團(tuán)第58研究所從事集成電路的研究設(shè)計(jì)工作;

郭良權(quán)(1964-),男,漢族,江蘇宜興人,研究員高工,主要研究方向?yàn)槲⒖刂破饕约皵?shù)?；旌霞呻娐吩O(shè)計(jì)。

ASub-StageCircuitwithComparatorOffsetandCapacitorMismatchesErrorsCompensatingforHighSpeedPipelinedADC

DAIQiang1,XUEYan1,YANGXiaolei1,ZHOUQicai1,2,WUJun1,GUOLiangquan1*

(1.No.58 Research Institute,China Electronic Technology Group Corporation,Wuxi Jiangsu 214035,China;2.IOT Engineering,Jiangnan University,Wuxi Jiangsu 214122,China)

Abstract:A sub-circuit for high-speed,high-resolution pipelined ADC is presented.Reference voltages in comparators array are controlled by pseudorandom sequences.MSBs and LSBs of comparators are assigned randomly,accordingly the effect of offset of some comparator on ADC quantization is eliminated.Pseudo-random thermometer code cancels the effect of the mismatches of MDAC capacitors on residue output.This circuit implemented in 0.18 μm 1P5M 1.8 V CMOS process is applied to a 12-bit 250 Msample/s pipelined ADC.Test results shows that the ADC has an SNR of 69.92dB and an SFDR of 81.17 dB

Key words:pipelined analog-to-digital converter;pseudo-random sequence;offset voltage;mismatches of capacitor

doi:EEACC:0170L10.3969/j.issn.1005-9490.2014.05.003

中圖分類號:TN405

文獻(xiàn)標(biāo)識碼:A

文章編號:1005-9490(2014)05-0812-04

收稿日期:2013-10-09修改日期:2013-10-26