李 新，黃 璜，王 龍

（沈陽工業(yè)大學(xué) 信息科學(xué)與工程學(xué)院，遼寧 沈陽 110870）

一種高CMRR和PSRR的共源共柵放大器

李 新，黃 璜，王 龍

（沈陽工業(yè)大學(xué) 信息科學(xué)與工程學(xué)院，遼寧 沈陽 110870）

針對傳統(tǒng)運算放大器共模抑制比和電源抑制比低的問題，設(shè)計了一種差分輸入結(jié)構(gòu)的折疊式共源共柵放大器。本設(shè)計采用兩級結(jié)構(gòu)，第一級為差分結(jié)構(gòu)的折疊式共源共柵放大器，并采用MOS管作為電阻，進一步提高增益、共模抑制比和電源電壓抑制比；第二級采用以NMOS為負載的共源放大器結(jié)構(gòu)，提高增益和輸出擺幅?；贚ITE-ON40V 1.0 μm工藝，采用Spectre對電路進行仿真。仿真結(jié)果表明，電路交流增益為125.8 dB，相位裕度為62.8°，共模抑制比140.9 dB，電源電壓抑制比125.5 dB。

折疊式共源共柵放大器；高增益；共模抑制比；電源抑制比

當今，模擬集成電路的發(fā)展日新月異，作為模擬系統(tǒng)的核心模塊，運放的放大倍數(shù)、電源抑制比和共模抑制比直接影響整個系統(tǒng)性能的好壞。設(shè)計者們需要不斷完善運算放大器的設(shè)計來適應(yīng)模擬集成電路的發(fā)展要求。

高性能運放的設(shè)計通常需要考慮電源電壓、工藝限制和溫度等因素，并兼顧運放性能的要求，如高的放大倍數(shù)、電源抑制比、共模抑制比等方面。套筒式共源共柵運放放大倍數(shù)大，但其輸出擺幅小，增加極點，很難以輸入與輸出短路的方式實現(xiàn)單位增益緩沖級。為了克服套筒式放大器缺點采用一種折疊式共源共柵運算放大器，折疊式共源共柵運算放大器增益高、擺幅大，增大了輸出電阻，但會導(dǎo)致驅(qū)動能力、速度和輸出極點頻率的下降，為了避免這些問題，采用兩級運算放大器。第一級為折疊式共源共柵放大器，第二級為共源放大器，采用兩級運算放大器級聯(lián)增大輸出增益和擺幅[1]，同時速度也比單極速度快。

1 放大器結(jié)構(gòu)

放大器的輸入級是差分結(jié)構(gòu)的折疊式共源共柵放大器，有較高的增益、共模抑制比，具有很強的抗干擾能力，采用MOS管做電阻，能提高電源電壓抑制比；輸出級采用以N管為負載的共源放大器，在提高增益的前提下能增大輸出擺幅[2]；偏置電路為鏡像電流源結(jié)構(gòu)，為運放晶體管提供合適的工作電壓。運算放大器保證了直流工作點，增大了第二級放大器輸入管的跨導(dǎo)，提高了增益和次級點的頻率；從而提高相位裕度，增強穩(wěn)定性。

1.1 高CMRR和PSRR電路

本設(shè)計電路結(jié)構(gòu)輸入級采用差分折疊式共源共柵電路結(jié)構(gòu)。差分結(jié)構(gòu)能提高電路的共模抑制比，同時抑制環(huán)境噪聲和抗干擾能力強；折疊式共源共柵輸入、輸出擺幅和增益相對較高，并且適用于單位增益緩沖級。綜合以上優(yōu)點輸入級采用差分折疊式共源共柵電路。

折疊式共源共柵運算放大器電路圖如圖1所示，輸出短路電流約等于P12的漏電流，因此從N10的源端往里看，所得的阻抗即：（gmn10+ gmbn10）-1|| ron10通常遠低于rop12||ron8。由輸出電阻公式可得Rout= {[（gmn10+gmbn10）ron10（rop12+ron6）]||[（gmp9+gmbp9）rop9rop17]}[3]，由式（1）可得折疊式共源共柵運算放大器電路增益為：

圖1 運算放大器Fig.1 Operational amplifier

采用折疊式共源共柵運算放大器有一個重要的特點就是對共模擾動影響的抑制能力，由于運放采用兩級結(jié)構(gòu)，第一級為雙端輸入單端輸出對共模抑制比影響較大，第二級為單端輸入、單端輸出不會影響運算放大器共模抑制比。圖1中所示運算放大器，共模抑制比公式為：

CMRR是由共模輸入電壓的單位變化引起的輸入失調(diào)電壓[4]，上式中Av為運算放大器增益，Ac為運放共模增益，在實際電路中，運算放大器不能達到完全對稱，電流源的輸出阻抗也不可能無窮大，因此共模輸入電壓的變化會影響輸出電壓的變化。為了計算圖1電路共模增益Ac可以將其電路轉(zhuǎn)化為圖2輸出開路等效電路。

其中R0是P19、P17、P9、P13的等效電阻，阻值為[（gmp13+gbp13）ro13ro19]||[（gmp9+gbp9）ro9ro17]；R1是P12、P16、N6、N9并聯(lián)等效電阻，R1阻值為 ron6||ron9|| rop12||rop16，R2為尾電流P11電阻。由此得出：

圖2 等效電路Fig.2 Equivalent circuit

由式（2）、（3）、（4）可得出：

從上式可以看出，使用共源共柵結(jié)構(gòu)能提高差分放大器的共模抑制比，在保證運放放大倍數(shù)的前提下通過調(diào)整運放參數(shù)能提高共模抑制比。

實際電路中電源也存在這噪聲，在設(shè)計運放時要考慮電源噪聲對輸出信號的影響，電源抑制比表達公式：

由式（5）可以看出，通過調(diào)整Av和ADD能改變電源電壓抑制比。在圖1運算放大器中，電源電壓波動時，通過P19、P13管電壓會有變化，從而影響輸出電壓變化。傳統(tǒng)折疊式共源共柵放大器P19、P13的柵極電壓是由P9和N10之間串聯(lián)電阻分壓所提供，制造電阻過程中會浪費版圖資源，同時走線比較長會影響P19、P13的柵極電壓，從而影響電源電壓抑制比。而本設(shè)計P19、P13的柵極電壓是由P10、P21、P14、P15、P22、P18管串聯(lián)且柵端和N10漏斷相連提供，其中P18晶體管的漏端和柵端電壓相等，VDS電壓等于VGS，P18晶體管工作在飽和區(qū)，也由此可知各晶體管工作在飽和區(qū)，采用這種結(jié)構(gòu)可以減小版圖面積，并且器件之間的匹配性良好，也減小了走線的長度，抗干擾能力強，有效提高電源抑制比，當電源電壓波動時會改變P10、P21、P14、P15、P22、P18串聯(lián)電阻，影響P13管的柵極電壓，從而控制電源電壓波動通過P13管對輸出電壓的影響，進而有效的提高電源電壓抑制比。

1.2 第二級電路結(jié)構(gòu)

第二級電路如圖3所示，為了考慮輸出擺幅大和增益高，采用NMOS做負載的共源放大器作為輸出級。其中N4管作為恒流源負載，輸入級的折疊式共源共柵運算放大器輸出接到輸出級P4管的柵極，這樣能很好的滿足輸出擺幅要求。

圖3 第二級電路Fig.3 The second stage circuit

在圖3中，在輸入級和輸出級端之間添加密勒補償電容和補償電阻。運用密勒補償技術(shù)[5]，可以設(shè)計出具有良好頻率特性的高性能運放。通過密勒補償電容Cp2p3，使主極點向原點移動，輸出極點向非原點方向移動，當其非主要極點重合時可以達到很好的補償效果。采用密勒補償電阻Rm，可以使零點移動到左半平面，消除第一個非主極點，保證系統(tǒng)的穩(wěn)定性[6]。通過設(shè)計密勒補償電阻來調(diào)節(jié)系統(tǒng)零極點。將零點移動到左半平面，并且和輸出極點相抵消，那么要求滿足一下關(guān)系：

由（6）式可以計算出米勒補償電阻Rm和電容Cp2p3，其參數(shù)如表1所示。采用MOS管做電容好處是，極大地節(jié)省了芯片面積，降低了芯片的制造成本，抗干擾能力強，由于電容版圖面積大且浪費版圖資源可以采用P2、P3管并聯(lián)，這樣相當于電容的串聯(lián)。相位裕度在電路設(shè)計中很重要，用來衡量系統(tǒng)的穩(wěn)定性。運算放大器增益的相位在增益交點頻率時[7]，與-180度相位的差值。運算放大器[8]常常被用于帶負反饋的系統(tǒng)中，可用在單位緩沖器中，起到阻抗變換作用。根據(jù)線性系統(tǒng)理論，一個負反饋系統(tǒng)要穩(wěn)定，相位裕度要大于60°。

表1 器件參數(shù)Tab.1 Device paramerers

1.3 整體電路結(jié)構(gòu)

運算放大器的整體電路結(jié)構(gòu)如圖4所示，其中輸入端口為：IREF、VBIAS、Vin_n、Vin_p，輸出端口為：Vout，電源電壓VDD和GND。其中IREF為控制信號當為低電平時電路正常工作，當為高電平時通過控制N3、P5和P20晶體管工作，有效控制其它晶體管工作，這樣可以減少運算放大器靜態(tài)時的功耗，使運算放大器的功耗有效的降低。

2 仿真結(jié)果及其版圖

基于LITE-ON 40V的1.0μm CMOS的BCD工藝，使用Cadence公司的模擬仿真工具Spectre對電路進行仿真，增益達到125.8 dB，相位裕度62.8°，增益及其相位仿真結(jié)構(gòu)如圖5所示。

采用折疊式共源共柵放大器，共模抑制比達到140.9dB，電源抑制比達到125.5dB，仿真結(jié)果如圖6所示。

基于LITE-ON 40V的1.0um CMOS的BCD工藝進行版圖設(shè)計，放大器版圖如圖7所示。由于電路沒有進行單獨流片，而是應(yīng)用于電源管理芯片內(nèi)部，流片后對電源管理芯片進行測試性能穩(wěn)定，可知本設(shè)計運放滿足性能要求。

圖4 運算放大器整體電路圖Fig.4 Complete circuit of the operational amplifier

圖5 增益和相位曲線Fig.5 Amplitude and phase curves

3 結(jié)束語

設(shè)計一種高共模抑制比和電源抑制比的折疊式共源共柵運算放大器，在較高的增益前提下，大大提高了電源電壓抑制比和共模抑制比；折疊式共源共柵放大器結(jié)構(gòu)簡單，提高了輸出擺幅s。采用Cadence公司的模擬仿真工具Spectre對電路進行仿真。該電路結(jié)果表明，電路交流增益達到了125.8 dB，相位裕度為62.8°，共模抑制比140.9 dB，電源電壓抑制125.5 dB，本設(shè)計折疊式共源共柵運算放大器滿足設(shè)計要求。

[1] Arora N，Singh S M P，Singh N B.High gain and phase margin cmos operational amplifier designs[J].International Journal，2013（8）：10-12.

[2] 馬琳，楊志飛，黃武康，等.一種降低高頻噪聲的前置全差分運算放大器[J].微電子學(xué)與計算機，2012，29（8）：102-106.

MA Lin，YANG Zhi-fei，HUANG Wu-kang，et al.A kind of to reduce the high frequency noise front fully differential operational amplifier[J].Microelectronics and Computer，2012，29（8）：102-106.

[3] 拉扎維.模擬CMOS集成電路設(shè)計[M].陳貴燦，程軍，等，譯.西安：西安交通大學(xué)出版社，2002.

[4] 何樂年，王憶.模擬集成電路設(shè)計與仿真[M].北京：電子工業(yè)出版社，2008.

[5] Wilson W，Chen T，Selby R.A current-starved inverter-based differential amplifier design for ultra-low power applications[C]//Circuits and Systems（LASCAS），2013 IEEE Fourth Latin American Symposium on.IEEE，2013：1-4.

[6] 朱治鼎，彭曉宏，呂本強，等.高性能折疊式共源共柵遠算放大器的設(shè)計[J].微電子學(xué)，2012，40（2）：146-149.ZHU Zhi-ding，PENG Xiao-hong，LV Ben-qiang，et al.Sharing of high-performance folding source gate far amplifier design[J].Microelectronics，2012，40（2）：146-149.

[7] Gray P R，Hurst P J，Lewis S H，等.模擬集成電路的分析與設(shè)計[M].張曉林，等譯.高等教育出版社，2005.

[8] 杜繼業(yè)，宋巖，羅通頂.像增強器高速選通脈沖發(fā)生器[J].現(xiàn)代應(yīng)用物理，2013（3）：299-302.LIN Ji-ye，SONG Yan，LUO Tong-ding.As intensifier high-speed strobe pulse generator[J].Modern Applied Physics，2013（3）：299-302.

The high CMRR and PSRR folded-cascode operational ampli fi er

LI Xin，HUANG Huang，WANG Long
（Information Science and Engineering，Shenyang University of Technology，Shenyang 110870，China）

According to the fact that common mode rejection ratio and power supply rejection ratio are usually low in traditional operational amplifier，a differential input structure of folded-cascode operational amplifier was designed.Two stages of structure was adopted in the design of the whole circuit.The first stage is a differential structure folded cascode amplifier using MOS transistors as the resistors，further increasing the gain ，CMRR，and PSRR of the circuit；The structure of common source amplifier using NMOS as load can dramatically increase the gain and output swing..Based on LITE-ON40V 1.0μm process，the Folded-cascode operational amplifier was designed and simulated by the use of Spectre.The simulation results indicate that the whole circuit can achieve up to 125.8dB gain and 62.8°phase margin .Moreover，the common mode reject ration and power supply rejection ratio are 140.9dB and 25.5dB respectively.

folded-cascode；high-gain；CMRR；PSRR

TN98

A

1674-6236（2014）11-0079-05

2013-09-16 稿件編號：201309114

李 新（1974—），男，遼寧昌圖人，博士，副教授。研究方向：數(shù)?；旌霞呻娐吩O(shè)計。

圖6 共模抑制比和電源抑制比Fig.6 Common mode reject ratio and power supply rejection ratio

圖7 版圖Fig.7 Layout