王健

摘要由于PLL（Phase Locking Loop，鎖相環(huán)）的頻率轉(zhuǎn)換速率與分辨率較低，而DDS（Direct Digital Synthesizer，直接數(shù)字頻率合成器）所產(chǎn)生的頻率純度不高，基于DDS-PLL的頻率合成器能很好的解決上述問題，文章對(duì)一種基于DDS-PLL的頻率合成器進(jìn)行分析。分析表明，基于DDS-PLL的頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。

關(guān)鍵詞DDS；PLL；VCO；LPF

中圖分類號(hào)：TN74 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）12-0046-01

短波接收機(jī)把頻率合成器[1]所輸出的頻率信號(hào)與所收到的射頻信號(hào)進(jìn)行混頻，從而把高頻信號(hào)變成中頻信號(hào)，便于進(jìn)行后續(xù)的信號(hào)處理。可見，頻率合成器的性能直接影響接收機(jī)的性能。而常用的頻率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL與DDS。

這三種方法各有優(yōu)缺點(diǎn)。DS的原理與實(shí)現(xiàn)都比較簡(jiǎn)單，但是其輸出的頻率范圍較窄，而且輸出信號(hào)的精度、穩(wěn)定性都較差。雖然PLL能夠輸出具有較好頻譜質(zhì)量的高頻信號(hào)，但是該信號(hào)的分辨率并不高，并且其不支持高速的頻率切換[3]。對(duì)于DDS而言，其不僅能夠提供高速的頻率切換，還能夠輸出精度高、噪聲低、穩(wěn)定性好的頻率信號(hào)，但是其輸出的頻率范圍較窄[4]。而DDS與PLL相結(jié)合的頻率合成器能很好的解決上述問題。

1DDS-PLL的頻率合成器的原理

基于DDS-PLL的頻率合成器的原理圖如圖1所示。從圖1中可以看出，頻率合成器由DDS、LPF、PLL、VCO組成。其中，為振蕩器所輸出的頻率信號(hào)，其作為DDS的參考頻率，而DDS所輸出的信號(hào)經(jīng)LPF濾波后作為PLL的時(shí)鐘源。的值由DDS的頻率控制字所決定。VCO的輸出為所需要的頻率信號(hào)。

圖1基于DDS-PLL的頻率合成器的原理圖

1.1 DDS

DDS的環(huán)路輸出信號(hào)由參考頻率、頻率控制字，累加器字長(zhǎng)所決定，其關(guān)系為：

（1）

從公式（1）可以看出，越大，DDS的頻率分辨率越好。

1.2 PLL

PLL工作流程為：在PLL內(nèi)有存在兩個(gè)獨(dú)立的計(jì)數(shù)器A與N，并且A的計(jì)數(shù)范圍小于N。當(dāng)PLL剛開始工作時(shí)，兩個(gè)計(jì)數(shù)器同時(shí)從零開始計(jì)數(shù)，此時(shí)前置分頻器工作在÷（V+1）狀態(tài)；當(dāng)A記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷，同時(shí)停止計(jì)數(shù)，而當(dāng)B記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷（V+1），同時(shí)A與B清零，重新從零開始計(jì)數(shù)。

1.3 VCO

1）VCO的輸出信號(hào)的帶寬必須滿足系統(tǒng)要求。

2）VCO輸出信號(hào)的頻率穩(wěn)定性要高，即信號(hào)偏移始終處于環(huán)路同步范圍內(nèi)。

3）盡量減少VCO的相位噪聲。

4）盡量減少VCO輸出信號(hào)的非線性失真。

5）盡量較少VCO的控制電壓的噪聲與雜波。

6）在滿足同步范圍要求的前提下，盡量減少壓控靈敏度。

圖2VCO的電路圖

2性能分析

寄生邊帶抑制能力與相位噪聲的大小是衡量頻率合成器性能的兩個(gè)重要指標(biāo)。寄生邊帶產(chǎn)生的原因主要有兩個(gè)：一是VCO的輸入信號(hào)中含有雜波，從而導(dǎo)致其輸出的頻率信號(hào)包含雜波成分；二是鑒相器的輸出含有紋波電壓。為了改善頻率合成器的寄生邊帶抑制能力，通常會(huì)適當(dāng)減少頻率合成器的帶寬與分頻比N，從而使得雜波的頻譜處在LPF的阻帶內(nèi)，但是當(dāng)過小時(shí)，會(huì)對(duì)PLL的捕獲性能產(chǎn)生影響。而為了減少相位噪聲，可以從以下三個(gè)方面入手：一是環(huán)路參數(shù)的設(shè)計(jì)方面；二是使用積分濾波器作為L(zhǎng)PF；三是選用低噪、高穩(wěn)定的振蕩器。

3總結(jié)

該頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。因此，該頻率合成器具有很好地工程與應(yīng)用價(jià)值。

參考文獻(xiàn)

[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.

[2]邱迎鋒，劉光斌.頻率合成技術(shù)：歷史、現(xiàn)狀及發(fā)展[J].工業(yè)儀表與自動(dòng)化裝置，2005（05）：12-14.

[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.

[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.

endprint

摘要由于PLL（Phase Locking Loop，鎖相環(huán)）的頻率轉(zhuǎn)換速率與分辨率較低，而DDS（Direct Digital Synthesizer，直接數(shù)字頻率合成器）所產(chǎn)生的頻率純度不高，基于DDS-PLL的頻率合成器能很好的解決上述問題，文章對(duì)一種基于DDS-PLL的頻率合成器進(jìn)行分析。分析表明，基于DDS-PLL的頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。

關(guān)鍵詞DDS；PLL；VCO；LPF

中圖分類號(hào)：TN74 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）12-0046-01

短波接收機(jī)把頻率合成器[1]所輸出的頻率信號(hào)與所收到的射頻信號(hào)進(jìn)行混頻，從而把高頻信號(hào)變成中頻信號(hào)，便于進(jìn)行后續(xù)的信號(hào)處理?？梢?，頻率合成器的性能直接影響接收機(jī)的性能。而常用的頻率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL與DDS。

這三種方法各有優(yōu)缺點(diǎn)。DS的原理與實(shí)現(xiàn)都比較簡(jiǎn)單，但是其輸出的頻率范圍較窄，而且輸出信號(hào)的精度、穩(wěn)定性都較差。雖然PLL能夠輸出具有較好頻譜質(zhì)量的高頻信號(hào)，但是該信號(hào)的分辨率并不高，并且其不支持高速的頻率切換[3]。對(duì)于DDS而言，其不僅能夠提供高速的頻率切換，還能夠輸出精度高、噪聲低、穩(wěn)定性好的頻率信號(hào)，但是其輸出的頻率范圍較窄[4]。而DDS與PLL相結(jié)合的頻率合成器能很好的解決上述問題。

1DDS-PLL的頻率合成器的原理

基于DDS-PLL的頻率合成器的原理圖如圖1所示。從圖1中可以看出，頻率合成器由DDS、LPF、PLL、VCO組成。其中，為振蕩器所輸出的頻率信號(hào)，其作為DDS的參考頻率，而DDS所輸出的信號(hào)經(jīng)LPF濾波后作為PLL的時(shí)鐘源。的值由DDS的頻率控制字所決定。VCO的輸出為所需要的頻率信號(hào)。

圖1基于DDS-PLL的頻率合成器的原理圖

1.1 DDS

DDS的環(huán)路輸出信號(hào)由參考頻率、頻率控制字，累加器字長(zhǎng)所決定，其關(guān)系為：

（1）

從公式（1）可以看出，越大，DDS的頻率分辨率越好。

1.2 PLL

PLL工作流程為：在PLL內(nèi)有存在兩個(gè)獨(dú)立的計(jì)數(shù)器A與N，并且A的計(jì)數(shù)范圍小于N。當(dāng)PLL剛開始工作時(shí)，兩個(gè)計(jì)數(shù)器同時(shí)從零開始計(jì)數(shù)，此時(shí)前置分頻器工作在÷（V+1）狀態(tài)；當(dāng)A記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷，同時(shí)停止計(jì)數(shù)，而當(dāng)B記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷（V+1），同時(shí)A與B清零，重新從零開始計(jì)數(shù)。

1.3 VCO

1）VCO的輸出信號(hào)的帶寬必須滿足系統(tǒng)要求。

2）VCO輸出信號(hào)的頻率穩(wěn)定性要高，即信號(hào)偏移始終處于環(huán)路同步范圍內(nèi)。

3）盡量減少VCO的相位噪聲。

4）盡量減少VCO輸出信號(hào)的非線性失真。

5）盡量較少VCO的控制電壓的噪聲與雜波。

6）在滿足同步范圍要求的前提下，盡量減少壓控靈敏度。

圖2VCO的電路圖

2性能分析

寄生邊帶抑制能力與相位噪聲的大小是衡量頻率合成器性能的兩個(gè)重要指標(biāo)。寄生邊帶產(chǎn)生的原因主要有兩個(gè)：一是VCO的輸入信號(hào)中含有雜波，從而導(dǎo)致其輸出的頻率信號(hào)包含雜波成分；二是鑒相器的輸出含有紋波電壓。為了改善頻率合成器的寄生邊帶抑制能力，通常會(huì)適當(dāng)減少頻率合成器的帶寬與分頻比N，從而使得雜波的頻譜處在LPF的阻帶內(nèi)，但是當(dāng)過小時(shí)，會(huì)對(duì)PLL的捕獲性能產(chǎn)生影響。而為了減少相位噪聲，可以從以下三個(gè)方面入手：一是環(huán)路參數(shù)的設(shè)計(jì)方面；二是使用積分濾波器作為L(zhǎng)PF；三是選用低噪、高穩(wěn)定的振蕩器。

3總結(jié)

該頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。因此，該頻率合成器具有很好地工程與應(yīng)用價(jià)值。

參考文獻(xiàn)

[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.

[2]邱迎鋒，劉光斌.頻率合成技術(shù)：歷史、現(xiàn)狀及發(fā)展[J].工業(yè)儀表與自動(dòng)化裝置，2005（05）：12-14.

[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.

[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.

endprint

摘要由于PLL（Phase Locking Loop，鎖相環(huán)）的頻率轉(zhuǎn)換速率與分辨率較低，而DDS（Direct Digital Synthesizer，直接數(shù)字頻率合成器）所產(chǎn)生的頻率純度不高，基于DDS-PLL的頻率合成器能很好的解決上述問題，文章對(duì)一種基于DDS-PLL的頻率合成器進(jìn)行分析。分析表明，基于DDS-PLL的頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。

關(guān)鍵詞DDS；PLL；VCO；LPF

中圖分類號(hào)：TN74 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）12-0046-01

短波接收機(jī)把頻率合成器[1]所輸出的頻率信號(hào)與所收到的射頻信號(hào)進(jìn)行混頻，從而把高頻信號(hào)變成中頻信號(hào)，便于進(jìn)行后續(xù)的信號(hào)處理?？梢?，頻率合成器的性能直接影響接收機(jī)的性能。而常用的頻率合成方法有[2]：DS（Direct Synthesizer，直接合成）、PLL與DDS。

這三種方法各有優(yōu)缺點(diǎn)。DS的原理與實(shí)現(xiàn)都比較簡(jiǎn)單，但是其輸出的頻率范圍較窄，而且輸出信號(hào)的精度、穩(wěn)定性都較差。雖然PLL能夠輸出具有較好頻譜質(zhì)量的高頻信號(hào)，但是該信號(hào)的分辨率并不高，并且其不支持高速的頻率切換[3]。對(duì)于DDS而言，其不僅能夠提供高速的頻率切換，還能夠輸出精度高、噪聲低、穩(wěn)定性好的頻率信號(hào)，但是其輸出的頻率范圍較窄[4]。而DDS與PLL相結(jié)合的頻率合成器能很好的解決上述問題。

1DDS-PLL的頻率合成器的原理

基于DDS-PLL的頻率合成器的原理圖如圖1所示。從圖1中可以看出，頻率合成器由DDS、LPF、PLL、VCO組成。其中，為振蕩器所輸出的頻率信號(hào)，其作為DDS的參考頻率，而DDS所輸出的信號(hào)經(jīng)LPF濾波后作為PLL的時(shí)鐘源。的值由DDS的頻率控制字所決定。VCO的輸出為所需要的頻率信號(hào)。

圖1基于DDS-PLL的頻率合成器的原理圖

1.1 DDS

DDS的環(huán)路輸出信號(hào)由參考頻率、頻率控制字，累加器字長(zhǎng)所決定，其關(guān)系為：

（1）

從公式（1）可以看出，越大，DDS的頻率分辨率越好。

1.2 PLL

PLL工作流程為：在PLL內(nèi)有存在兩個(gè)獨(dú)立的計(jì)數(shù)器A與N，并且A的計(jì)數(shù)范圍小于N。當(dāng)PLL剛開始工作時(shí)，兩個(gè)計(jì)數(shù)器同時(shí)從零開始計(jì)數(shù)，此時(shí)前置分頻器工作在÷（V+1）狀態(tài)；當(dāng)A記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷，同時(shí)停止計(jì)數(shù)，而當(dāng)B記到最大值時(shí)，前置分頻器改變工作狀態(tài)，變成÷（V+1），同時(shí)A與B清零，重新從零開始計(jì)數(shù)。

1.3 VCO

1）VCO的輸出信號(hào)的帶寬必須滿足系統(tǒng)要求。

2）VCO輸出信號(hào)的頻率穩(wěn)定性要高，即信號(hào)偏移始終處于環(huán)路同步范圍內(nèi)。

3）盡量減少VCO的相位噪聲。

4）盡量減少VCO輸出信號(hào)的非線性失真。

5）盡量較少VCO的控制電壓的噪聲與雜波。

6）在滿足同步范圍要求的前提下，盡量減少壓控靈敏度。

圖2VCO的電路圖

2性能分析

寄生邊帶抑制能力與相位噪聲的大小是衡量頻率合成器性能的兩個(gè)重要指標(biāo)。寄生邊帶產(chǎn)生的原因主要有兩個(gè)：一是VCO的輸入信號(hào)中含有雜波，從而導(dǎo)致其輸出的頻率信號(hào)包含雜波成分；二是鑒相器的輸出含有紋波電壓。為了改善頻率合成器的寄生邊帶抑制能力，通常會(huì)適當(dāng)減少頻率合成器的帶寬與分頻比N，從而使得雜波的頻譜處在LPF的阻帶內(nèi)，但是當(dāng)過小時(shí)，會(huì)對(duì)PLL的捕獲性能產(chǎn)生影響。而為了減少相位噪聲，可以從以下三個(gè)方面入手：一是環(huán)路參數(shù)的設(shè)計(jì)方面；二是使用積分濾波器作為L(zhǎng)PF；三是選用低噪、高穩(wěn)定的振蕩器。

3總結(jié)

該頻率合成器所產(chǎn)生的頻率信號(hào)具有高穩(wěn)定性、高精度、高分辨率與低相噪的優(yōu)點(diǎn)。因此，該頻率合成器具有很好地工程與應(yīng)用價(jià)值。

參考文獻(xiàn)

[1]Sun Jinglin， Xu Feng， Zhao Mingzhong. Design and debugging of short wave frequency synthesizer [J].Modern Electronics Technique， 2011，34（23）：51-55.

[2]邱迎鋒，劉光斌.頻率合成技術(shù)：歷史、現(xiàn)狀及發(fā)展[J].工業(yè)儀表與自動(dòng)化裝置，2005（05）：12-14.

[3]Xie Xie. Design and implementation of a frequency synthesizer with low phase noise and quick frequency charging. Electronic Science and Technology，2012，25（7）：21-25.

[4]Ren Peng， Zhou Ziwei，Zhu hong. Design and implementation of local oscillator based on DDS and PLL. Modern Electronics Technique， 2009，32（9）：115-119.

endprint