孫玥　吳彬

【摘要】 針對通信中的基群信號傳輸校驗問題，本文提出了一種基于FPGA的E1信號校驗分析電路的實現(xiàn)方法。根據(jù)ITU-T的相關(guān)規(guī)定，以E1信號為對象分析了CRC-4校驗原理，采用VDHL語言完成建模和仿真運行，在FPGA中較好地實現(xiàn)了信號的CRC-4校驗。

【關(guān)鍵詞】 E1 FPGA CRC校驗

在SDH網(wǎng)絡(luò)傳輸中，正確分析信號是必需的，且要求其能夠準確、完整地對映射進來的PDH信號進行分析及處理。傳輸系統(tǒng)中E1信號是PDH數(shù)據(jù)的基本幀單元，為了判斷在傳輸過程中是否發(fā)生錯誤，需要采用ITU-T規(guī)定的CRC校驗，以便保證信號的正確傳輸。

本文提出了一種基于FPGA的E1信號校驗分析電路。FPGA是當今應(yīng)用最廣泛的可編程專用集成電路之一，具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性?；贔PGA設(shè)計的E1數(shù)據(jù)校驗電路，處理速度快、便于升級。

三、FPGA實現(xiàn)

本設(shè)計中，采用8位序列信號，生成CRC-4位校驗碼。

根據(jù)校驗原理，分別定義：clock為系統(tǒng)時鐘信號，nrst為復(fù)位信號，sda為8位有效輸入信號，datcrc_o為帶4位冗余的12位CRC校驗碼輸出。

在接收端，根據(jù)信息碼和CRC碼之間所遵循的規(guī)則進行檢驗，以確定傳送中是否出錯。接收方將接收到的二進制序列數(shù)（包括信息碼和CRC碼）除以多項式，如果余數(shù)為0，則說明傳輸中無錯誤發(fā)生，否則說明傳輸有誤。

四、結(jié)束語

本文以E1信號傳輸分析的設(shè)計為背景，著重闡述了基于FPGA的E1信號的CRC成幀實現(xiàn)方法。從 E1 幀結(jié)構(gòu)、CRC幀的RTL實現(xiàn)入手，仿真驗證了校驗結(jié)果。

采用 FPGA 來完成信號分析模塊的一體化設(shè)計，不僅可以提高系統(tǒng)的功能擴展性和集成度，減少硬件和軟件設(shè)計的復(fù)雜度， 還可以縮短系統(tǒng)開發(fā)周期，升級容易。本設(shè)計基本完成原理性開發(fā)，形成應(yīng)用產(chǎn)品還需做很多工作。

參 考 文 獻

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