恩云飛,劉 遠,何玉娟,師 謙,郝 躍

(1.西安電子科技大學(xué)微電子學(xué)院,陜西西安 710071;2.工業(yè)和信息化部電子第五研究所電子元器件可靠性物理及其應(yīng)用技術(shù)重點實驗室,廣東廣州 510610)

非晶硅薄膜晶體管關(guān)態(tài)電流的物理模型

恩云飛1,2,劉 遠2,何玉娟2,師 謙2,郝 躍1

(1.西安電子科技大學(xué)微電子學(xué)院,陜西西安 710071;2.工業(yè)和信息化部電子第五研究所電子元器件可靠性物理及其應(yīng)用技術(shù)重點實驗室,廣東廣州 510610)

基于器件有源層內(nèi)縱向電場變化模型,提出了背溝界面能帶彎曲量與柵源電壓的近似方程,并針對背溝電子傳導(dǎo)機制建立器件反向亞閾電流模型;基于空穴的一維連續(xù)性方程,提出有源層內(nèi)空穴逃逸率的物理模型,并針對前溝空穴傳導(dǎo)機制建立器件泄漏電流模型.實驗結(jié)果驗證了所提關(guān)態(tài)電流物理模型的準確性,曲線擬合良好.

非晶硅;薄膜晶體管;關(guān)態(tài)電流;泄漏電流;反向亞閾電流

作為開關(guān)元件和驅(qū)動電路,非晶硅薄膜晶體管(a-Si:H TFT)被廣泛應(yīng)用于有源矩陣液晶顯示領(lǐng)域[1].在高清顯示應(yīng)用中,器件關(guān)態(tài)電流是電學(xué)信號衰減的主要原因[2],其退化量取決于外部偏置和環(huán)境溫度.

a-Si:H TFT關(guān)態(tài)電流的產(chǎn)生機制包括歐姆傳導(dǎo)、前溝空穴傳導(dǎo)和背溝電子傳導(dǎo)[2-3],其電流組成部分包括反向亞閾電流和泄漏電流[2,4].基于以上電流產(chǎn)生機制,業(yè)界對關(guān)態(tài)電流進行分析與建模.這些模型在描述載流子傳導(dǎo)過程時采用大量擬合參數(shù)[2,4],對于不同工藝器件,該參數(shù)需重新提取后方可使用.因而有必要改進以上模型,來適用于電路仿真器.

筆者首先建立a-Si:H TFT關(guān)態(tài)電流的物理模型,包括反向亞閾電流模型與泄漏電流模型;隨后將仿真結(jié)果與實驗結(jié)果相比較,來驗證所提物理模型的準確性.

1 反向亞閾電流的物理模型

反向疊柵a-Si:H TFT的橫截面示意圖如圖1所示.為使器件性能不受外部環(huán)境影響,a-Si:H TFT頂端常被鈍化層所覆蓋[5],其質(zhì)量直接影響器件有源層內(nèi)載流子的輸運過程.由圖1可知,鈍化層、器件源漏電極間形成寄生晶體管結(jié)構(gòu).由于鈍化層質(zhì)量較差,其體內(nèi)存在的氧化層固定電荷使得器件有源層頂部能帶發(fā)生彎曲,電子積累并形成導(dǎo)電溝道.由于a-Si:H TFT中包含兩個非晶硅/絕緣層界面,這里將有源層頂部的寄生a-Si:H TFT導(dǎo)電溝道定義為背溝道,而原a-Si:H TFT導(dǎo)電溝道則定義為前溝道.

圖1 反向疊柵a-Si:H TFT橫截面示意圖

圖2 反向亞閾區(qū)a-Si:H TFT能帶示意圖

由于器件中存在寄生晶體管及背溝道,在前溝道未開啟時,電子亦可能在漏源電壓作用下流過背溝道以形成電流,該電流即為反向亞閾電流的主要成分.相比于前溝道,背溝界面處存在較多界面態(tài),因此載流子有效遷移率較低.此外,鈍化層內(nèi)固定電荷引起背溝能帶彎曲量較小,寄生晶體管將始終工作在亞閾區(qū),引入背溝道的載流子大部分被深能態(tài)陷阱所捕獲,器件工作在反向亞閾區(qū)時能帶如圖2所示.

當(dāng)器件工作在反向亞閾區(qū)時,隨著柵源電壓減小,背溝能帶彎曲量隨之減小,自由載流子數(shù)量降低,電流隨電壓呈指數(shù)變化.因為有源層為本征非晶硅層,故前、背溝界面處能帶彎曲量[2,6]之間關(guān)系為

其中,φsf與φsb分別為前、背溝道界面處的能帶彎曲量,tsi為有源層厚度.

在反向亞閾區(qū)中,大部分電荷被深能態(tài)陷阱捕獲,因此可忽略自由載流子與帶尾態(tài)捕獲電荷的影響.前、背溝道處表面電場[7]Esf和Esb可分別近似為

其中,下標(biāo)n和p分別表示電子與空穴,Td為深能態(tài)特征溫度,q為電量為導(dǎo)帶處的深能態(tài)密度.當(dāng)器件工作在反向亞閾區(qū)時,式(2)可簡單近似為[2,4]

其中,

式(4)中,ξnd與ξpd為擬合參數(shù)將式(3)代入式(1)即可約去前、背溝電場量,即

基于高斯定理,柵源電壓與前溝界面處能帶彎曲量之間關(guān)系為

其中,Cox為單位面積的柵氧化層電容,Vfb為平帶電壓.將式(3)代入式(6),可得

結(jié)合式(5),式(7)可改寫為

背溝界面處電子傳導(dǎo)電流為

其中,μn為電子帶遷移率;Vch為溝道電勢;Qf為自由載流子濃度,可表示為

將式(8)和式(10)代入式(9),可得

式(11)中,

其中,Sr為器件反向亞閾斜率,可表征器件反向亞閾電流隨前柵電壓變化的快慢.沿溝道方向?qū)κ?11)積分,可得

其中,Isub,r0=μnqNcSr.采用式(14)即可描述前柵電壓與背溝電子傳導(dǎo)電流之間的關(guān)系.

當(dāng)漏端電壓較大時,受橫向電場影響,隧穿效應(yīng)將使得自由載流子數(shù)量增加,并使得器件源漏電流變大.采用碰撞離化參數(shù)Ai和Bi,漏源電流增加值[8]可近似為

最終,器件反向亞閾電流模型為

表1 仿真用a-Si:H TFT模型參數(shù)值[2,7]

為驗證所提出反向亞閾電流模型的準確性,將模型仿真結(jié)果(參數(shù)如表1所示)與試驗結(jié)果[2]進行對比.由圖3可知,a-Si:H TFT反向亞閾斜率較大,其典型值介于1.1與1.5之間,這是由類施主局域態(tài)以及類受主局域態(tài)共同作用所引起的.此外,當(dāng)柵壓減小到一定數(shù)值后(小于-8 V),僅考慮背溝傳導(dǎo)電流已不能正確描述器件關(guān)態(tài)電流隨柵壓減小而增加的特性,此時需考慮前溝空穴傳導(dǎo)對器件關(guān)態(tài)電流的影響.

在上述模型中,反向亞閾電流方程(式(14))與文獻[2]中所得結(jié)果較相似;但相比于文獻[2]中所列的亞閾電流模型,文中考慮了深能態(tài)陷阱捕獲電荷的影響,而并非采用界面態(tài)的形式進行擬合,因而更具有物理意義,也更適用于器件參數(shù)提取.

圖3 a-Si:H TFT反向亞閾電流的仿真與實驗結(jié)果

2 泄漏電流的物理模型

當(dāng)a-Si:H TFT外加負柵壓較大時,空穴大量積累在前柵表面,并形成導(dǎo)電溝道.因為漏端電壓為正,故溝道與漏區(qū)之間形成一個反向PN結(jié).基于場助隧穿理論,當(dāng)該結(jié)構(gòu)上外加電場較大時,漏端附近耗盡區(qū)內(nèi)會產(chǎn)生大量空穴[9].在漏柵電壓作用下,空穴會垂直流過本征a-Si: H層到達溝道處;隨后,橫向流過前溝道到達源柵交疊區(qū)內(nèi);最后,再縱向流過源柵交疊區(qū)到達源端,以形成泄漏電流.

a-Si:H TFT漏端耗盡區(qū)內(nèi)空穴產(chǎn)生機制與多晶硅薄膜晶體管較相似[10-11],均為熱載流子場助隧穿.相比于多晶硅薄膜晶體管,a-Si:H TFT禁帶寬度較大,泄漏電流較小.此外,a-Si:H材料中存在大量局域態(tài)[12],這一方面會增加漏端耗盡區(qū)內(nèi)空穴產(chǎn)生的數(shù)量;另一方面卻在交疊區(qū)內(nèi)捕獲大量空穴,使得泄漏電流減小.因此,建模中需同時考慮以上兩種因素,方可求得單位時間內(nèi)到達源端的空穴數(shù)量,并計算器件泄漏電流.

2.1 漏端耗盡區(qū)的空穴產(chǎn)生率

其中,gA和gD為器件中類受主與類施主的局域態(tài)密度;XF為PF增強效應(yīng)因子,XF=exp(ΔEC(KT)); ΔEC為勢壘降低高度為Dirac阱與Coulombic阱中載流子隧穿比率:

采用式(17)～(19),可計算得到a-Si:H TFT漏端耗盡區(qū)的空穴產(chǎn)生率,如圖4所示.由圖4可知,器件漏端耗盡區(qū)空穴產(chǎn)生率與漏柵電壓近似呈指數(shù)變化.與Poly-Si TFT不同,若僅考慮a-Si:H TFT漏端耗盡區(qū)的空穴產(chǎn)生率,將高估器件的泄漏電流.因此,需考慮漏端耗盡區(qū)所產(chǎn)生空穴在器件體內(nèi)傳導(dǎo)過程中的損失.

2.2 本征a-Si:H層的空穴逃逸率

圖4 a-Si:H TFT漏端耗盡區(qū)空穴產(chǎn)生率

部分空穴在傳導(dǎo)過程中將被本征a-Si:H層內(nèi)局域態(tài)所捕獲,這里將空穴不被局域態(tài)捕獲的概率定為空穴逃逸率.由前文可知,空穴需縱向流經(jīng)柵漏、柵源交疊區(qū)和前溝道以形成泄漏電流.因為前溝道已有部分空穴積累,其足以讓泄漏電流通過,所以僅需要考慮柵-漏/源交疊區(qū)內(nèi)空穴被捕獲的數(shù)量與概率.

相比于漏端耗盡區(qū),本征a-Si:H層內(nèi)產(chǎn)生的空穴數(shù)量可被忽略.在整個偏置過程中,沒有電子流過柵-漏/源交疊區(qū),因此體內(nèi)陷阱捕獲的空穴將不會被電子復(fù)合.此外,陷阱釋放空穴的過程與環(huán)境溫度和時間有關(guān),因為器件開關(guān)過程中施加偏壓時間較短,故可假定很少被局域態(tài)捕獲的空穴能被釋放.基于以上分析,在計算過程中可忽略a-Si:H層內(nèi)空穴的產(chǎn)生和復(fù)合過程.a-Si:H TFT中空穴的連續(xù)性方程為

其中,p為價帶空穴的濃度,Jp為流經(jīng)該位置的空穴流量,σp為中性局域態(tài)捕獲空穴的概率,NT為局域態(tài)密度,PT為被局域態(tài)捕獲的空穴濃度.被局域態(tài)所捕獲空穴的連續(xù)性方程為

求解式(22),可得

其中,Jp0為注入柵漏交疊區(qū)的空穴數(shù)量.結(jié)合式(21),可求得空穴被局域態(tài)捕獲的數(shù)量為

求解式(24),可得

沿溝道垂直方向?qū)κ?25)積分,可得

其中,Jp0t為單位時間內(nèi)注入柵 漏交疊區(qū)的空穴數(shù)量.基于以上分析,漏 柵交疊區(qū)內(nèi)空穴被捕獲的概率為

而空穴逃逸率為

柵-源交疊區(qū)內(nèi)空穴被捕獲的概率和逃逸率與其相似,分別為:Tps=1-ex p(-σpNTtsi),Φps= exp(-σpNTtsi).

2.3 泄漏電流模型

基于式(17)與式(29),可計算得到空穴的產(chǎn)生率與總逃逸率.因此,a-Si:H TFT的泄漏電流為

其中,Vol為漏端耗盡區(qū)內(nèi)空穴產(chǎn)生的有效空間體積,Vol=WeffLovXd,式中Weff為有效溝道寬度,Llov為交疊區(qū)長度,Xd為耗盡區(qū)厚度[11].觀察式(17)可知,空穴產(chǎn)生率與背溝面垂直電場有關(guān).當(dāng)漏源電壓較高時,降落在本征非晶硅層的垂直電場也較大,此時,前溝界面處電勢被箝制在平帶電壓附近.背溝表面電場與柵、漏壓之間的關(guān)系為

采用式(17)、式(29)、式(30)與式(31),即可模擬得到a-Si:H TFT的泄漏電流,如圖5所示.仿真(參數(shù)如表1所示)與實驗結(jié)果間取得良好擬合.此外,由式(30)可知,泄漏電流與器件溝道長度L無關(guān),僅取決于器件柵源/漏交疊區(qū)長度,該結(jié)果與實驗結(jié)果[2,5]相吻合.相較于文獻[2]中所列泄漏電流的擬合模型,文中模型對其中幾個關(guān)鍵擬合參數(shù)給予了物理解釋與描述,并同時考慮了漏源電壓及耗盡區(qū)厚度對泄漏電流的影響.

圖5 a-Si:H TFT泄漏電流的仿真與實驗結(jié)果

圖6 a-Si:H TFT關(guān)態(tài)電流的仿真與實驗結(jié)果

3 仿真結(jié)果與驗證

在考慮器件反向亞閾電流與泄漏電流后,a-Si:H TFT的關(guān)態(tài)電流可表征為

為驗證模型的準確性,將仿真結(jié)果與實驗數(shù)據(jù)[2]進行對比,如圖6所示,兩者間取得了良好擬合.文中模型中所有關(guān)鍵參數(shù)(如反向亞閾斜率Sr等)均基于物理推導(dǎo),并可隨器件尺寸的變化而變化,因而無需進行參數(shù)擬合,適用于電路仿真器.在以上模型推導(dǎo)過程中,由于未考慮歐姆傳導(dǎo)機制,即由本征a-Si:H層與柵絕緣層電阻所決定的泄漏電流,因而在仿真過程中存在少量偏差,后續(xù)將針對該問題進行改進.

4 結(jié)束語

提出了非晶硅薄膜晶體管的關(guān)態(tài)電流模型.在考慮深能態(tài)陷阱基礎(chǔ)上,基于前溝電子傳導(dǎo)提出反向亞閾電流模型.隨后,提出空穴在有源層內(nèi)逃逸率的物理模型,并以此建立器件的泄漏電流模型.文中提出的模型與實驗結(jié)果擬合良好,適用于電路仿真器,為面板工藝優(yōu)化和可靠性評估奠定了基礎(chǔ).

[1]Liao C W,He C D,Chen T,et al.Design of Integrated Amorphous-silicon Thin-film Transistor Gate Driver[J]. Journal of Display Technology,2013,9(1):7-16.

[2]Servati P,Nathan A.Modeling of the Reverse Characteristics of a-Si:H TFTs[J].IEEE Transactions on Electron Devices,2002,49(5):812-819.

[3]Lemmi F,Street R A.The Leakage Currents of Amorphous Silicon Thin-film Transistors:Injection Currents,Back Channel Currents and Stress Effects[J].IEEE Transactions on Electron Devices,2000,47(12):2404-2409.

[4]Wang L J,Zhu J,Liu C L,et al.Improvement of Sub-threshold Current Models for a-Si:H Thin-film Transistors[J]. Solid-state Electronics,2007,51(5):703-707.

[5]Yoon K,Jang Y H,Kim B K,et al.Voltage Dependence of off Current in a-Si:H TFT Under Backlight Illumination [J].Journal of Non-crystalline Solids,1993,164(2):747-750.

[6]Young K K.Short-channel Effect in Fully Depleted SOI MOSFETs[J].IEEE Transactions on Electron Devices,1989, 36(2):399-402.

[7]Liu Y,Yao R H,Li B,et al.An Analytical Model Based on Surface Potential for a-Si:H Thin-film Transistors[J]. Journal of Display Technology,2008,4(2):180-187.

[8]Deng W L,Zheng X R,Chen R S,et al.Subthreshold Characteristics of Polysilicon TFTs[J].Solid-state Electronics, 2008,52(5):695-703.

[9]Park H R,Lee S H,Lee B T.Characterization of the Hole Capacitance of Hydrogenated Amorphous Silicon Metal Insulator Semiconductor Structures[J].Journal of Applied Physics,2001,90(12):6226-6229.

[10]Lui O K B,Migliorato P.A New Generation Recombination Model for Device Simulation Including the Poole-Frenkel Effect and Phonon-assisted Tunneling[J].Solid-state Electronics,1997,41(4):575-583.

[11]Wu W J,Yao R H,Li S H,et al.A Compact Model for Polysilicon TFTs Leakage Current Including the Poole-Frenkel Effect[J].IEEE Transactions on Electron Devices,2007,54(11):2975-2983.

[12]Lee J,Jang S,Lee J,et al.Extraction of Electron Band Mobility in Amorphous Silicon Thin-film Transistors[J]. Japanese Journal of Applied Physics,2012,51(2):021402.

(編輯:齊淑娟)

簡 訊

2014年6月26日,學(xué)校舉行了與IBM聯(lián)合成立分析云聯(lián)合研究中心的簽約儀式.聯(lián)合研究中心將依托學(xué)校綜合業(yè)務(wù)網(wǎng)理論與關(guān)鍵技術(shù)國家重點實驗室,在IBM提供的platform、symphony等云計算和大數(shù)據(jù)處理軟件平臺上,開展大數(shù)據(jù)分析和技術(shù)計算領(lǐng)域的科學(xué)研究、大數(shù)據(jù)典型行業(yè)應(yīng)用、課程開發(fā)教學(xué),以及人才培養(yǎng)等相關(guān)工作.IBM中國系統(tǒng)與科技開發(fā)中心西安實驗室將對聯(lián)合研究中心提供本地化支撐.此外,IBM與國家留學(xué)基金委將合作開展大數(shù)據(jù)領(lǐng)域博士生聯(lián)合培養(yǎng)項目,將給予聯(lián)合研究中心等合作平臺以重點支持.

(摘自《西電科大報》2014.7.5)

Physical model for the off current in amorphous silicon thin film transistors

EN Yunfei1,2,LIU Yuan2,HE Yujuan2,SHI Qian2,HAO Yue1
(1.School of Microelectronic,Xidian Univ.,Xi’an 710071,China;2.China Electronic Product Reliability and Environmental Testing Research Institute,Guangzhou 510610,China)

A physical model for the off current in amorphous silicon thin film transistors is proposed. Firstly,an approximation for the band bending in the back interface as a function of the gate-source voltage is derived in the reverse subthreshold region,and then a current model due to electron conduction in the back channel is developed by considering the deep states.Secondly,a rate used to describe the escaping possibility of holes in the bulk a-Si:H layer is proposed based on the one-dimensional continuity equation. By considering the hole generation rate in the drain depletion region and the hole escaping rate in the bulk a-Si:H layer,a leakage current model due to hole conduction in the front channel is developed.The proposed model has been verified using the experimental data.

amorphous silicon;thin film transistors;off current;leakage current;reverse subthreshold current

TN386

A

1001-2400(2014)05-0135-06

2013-05-17< class="emphasis_bold">網(wǎng)絡(luò)出版時間:

時間:2014-01-12

國家自然科學(xué)基金資助項目(61204112);中國博士后科學(xué)基金資助項目(2012M521628)

恩云飛(1968-),女,研究員,E-mail:Enyf@ceprei.com.

http://www.cnki.net/kcms/doi/10.3969/j.issn.1001-2400.2014.05.023.html

10.3969/j.issn.1001-2400.2014.05.023