謝星　田克純　敖發(fā)良

【摘 要】本文研究了基于SDR的DPSK調(diào)制解調(diào)器的實(shí)現(xiàn)方法，對DPSK調(diào)制與解調(diào)中的重難點(diǎn)進(jìn)行了研究。并通過SDR開發(fā)平臺實(shí)現(xiàn)了對音頻信號在8K采樣率下的調(diào)制與解調(diào)。仿真結(jié)果表明基本達(dá)到了設(shè)計(jì)要求。

【關(guān)鍵詞】SDR；DPSK；調(diào)制；解調(diào)

Analog Front-end Circuit design

XIE Xing TIAN Ke-chun AO Fa-liang

（School of Information and Communication， Guilin University of Electronic Technology， Guilin Guangxi 541000， China）

【Abstract】The realization method of DPSK modulation and demodulation based on Software Defined Radio is researched in this paper. The Heavy and difficult of DPSK modulation and demodulation are studied. And the SDR development platform for the realization of modulation and demodulation of audio signal in the sampling rate of 8K.The simulation results show that the design basically meet the requirement.

【Key words】SDR；DPSK；Modulation；Demodulation

0 引言

DPSK是差分移相鍵控“Differential Phase Shift Keying”的縮寫，是指利用調(diào)制信號前后碼元之間載波相對相位變化來傳遞信息，其也是數(shù)字調(diào)制方式的一種。運(yùn)用DPSK調(diào)制技術(shù)可用來實(shí)現(xiàn)提高混沌通信系統(tǒng)的性能，并且可提高信號的隱藏性。可編程芯片是軟件無線電的核心，其能夠最大限度地用軟件來實(shí)現(xiàn)信號處理以減少模擬前端的運(yùn)算量，可靈活實(shí)現(xiàn)調(diào)制解調(diào)制式的選擇與平臺的優(yōu)化升級。本文基于軟件無線電平臺，重點(diǎn)研究了DPSK調(diào)制解調(diào)系統(tǒng)中的關(guān)鍵模塊，如調(diào)制端的成型濾波器，解調(diào)端的載波同步和位同步。

1 DPSK調(diào)制模塊

本節(jié)中將介紹DPSK調(diào)制模塊的設(shè)計(jì)與仿真驗(yàn)證，基本指標(biāo)如下：

信源速率：64Kbps

中頻載波頻率：1MHz

A/D與D/A速率：7.2MSPS

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK的調(diào)制框圖如圖1所示。

圖1 DPSK調(diào)制系統(tǒng)框圖

DPSK的調(diào)制過程中，重難點(diǎn)在于成型濾波器的設(shè)計(jì)，下面就這一重點(diǎn)進(jìn)行研究。

1.1 成型濾波

由傅里葉變換性質(zhì)可知：時(shí)域有限信號其頻譜是無限延伸的，然而頻帶受限信號其時(shí)域是無限延伸的。因此，若是將差分編碼后的方波直接進(jìn)行調(diào)制，即占用了過多的帶寬，又導(dǎo)致經(jīng)過頻帶受限的系統(tǒng)解調(diào)后，其時(shí)域延伸對前后碼元造成干擾，即出現(xiàn)所謂的碼間串?dāng)_現(xiàn)象。實(shí)際上，可通過添加一個(gè)升余弦滾降濾波環(huán)節(jié)來解決此問題[1]。升余弦滾降濾波器不但能夠提供平滑的過渡帶，而且通過改變滾降系數(shù)來改變成型信號波形。其頻域響應(yīng)為：

■（1）

時(shí)域響應(yīng)為：

■（2）

式中：Ts為符號間隔，α為滾降因子，其取值范圍為0≤α≤1。當(dāng)α較大時(shí)，由式（1）和式（2）知：頻域帶寬較大導(dǎo)致其頻帶利用率較低，而且時(shí)域拖尾衰減快對定時(shí)精度要求低。當(dāng)α較小時(shí)：頻帶利用率較高，但是增加了對定時(shí)精度的要求。

升余弦滾降系統(tǒng)的帶寬為：

B=■Ts（3）

頻帶利用率為：

η=■（B/Hz）（4）

因此綜合考慮在成型模塊的設(shè)計(jì)中設(shè)置α=0.5。

為滿足奈奎斯特?zé)o失真?zhèn)鬏敆l件，需對收發(fā)機(jī)的整體結(jié)構(gòu)進(jìn)行考慮。信號的傳輸是通過發(fā)送濾波、信道和接收濾波器共同實(shí)現(xiàn)的。為簡化信道模型，設(shè)理想信道即C（Ω）=1。這樣，原來的升余弦濾波器被分成兩部分：其一，發(fā)送端的平方根升余弦濾波器；其二，接收端的平方根升余弦濾波器。它們之間具有如下關(guān)系：

G（Ω）=GT（Ω）GR（Ω）（5）

g[k]=gT[k]？茚gR[k]（6）

信道模型可以用下圖2所示。

圖2 信道模型

通過以上分析，成型濾波的模塊設(shè)計(jì)是采用平方根升余弦濾波器來實(shí)現(xiàn)成型的。因?yàn)镕PGA中算法模塊的數(shù)據(jù)是統(tǒng)一設(shè)置成12位寬，所以在成型濾波之前，需將差分編碼后的1位寬碼元映射成12位寬的數(shù)據(jù)，對應(yīng)的規(guī)則如圖3所示。

圖3 符號映射

映射以后，進(jìn)行10倍的補(bǔ)“0”內(nèi)插，即每個(gè)數(shù)據(jù)后面填加9個(gè)“0”，將72K的數(shù)據(jù)流變?yōu)?20K數(shù)據(jù)流，根據(jù)10倍內(nèi)插關(guān)系及滾降因子α=0.5的設(shè)置。將10倍補(bǔ)“0”內(nèi)抽后的數(shù)據(jù)通過平方根升余弦濾波器得到碼元成型后的波形，將適合信道的傳輸。

1.2 內(nèi)插與混頻

經(jīng)成型濾波之后，數(shù)據(jù)流的大小為720K，然而設(shè)計(jì)的載波頻率為1M，所以還需要進(jìn)行一次內(nèi)插處理來提高采樣率。因?yàn)橹笜?biāo)中A/D與D/A的采樣率設(shè)置為7.2M，所以需要完成一個(gè)10倍內(nèi)插工作。在內(nèi)插模塊中，用一個(gè)帶補(bǔ)償?shù)腃IC完成10倍內(nèi)插即可。

經(jīng)過仿真得到的DPSK調(diào)制波形如圖4所示。

圖4 DSPK調(diào)制仿真波形圖

上圖中，第一路信號srcos_720k為10倍內(nèi)插前的波形，第二路信號srcos_7200k為10倍內(nèi)插后的波形。可見，經(jīng)10倍內(nèi)插后信號變得更平滑。第三路信號是在7.2M的采樣率下乘以1M載波所生成的時(shí)域波形圖，最后送給DA完成DPSK調(diào)制工作。

2 DPSK解調(diào)模塊

本節(jié)將介紹DPSK解調(diào)模塊的設(shè)計(jì)與仿真驗(yàn)證，基本指標(biāo)如下：

A/D與D/A速率：7.2MSPS

信源速率：64Kbps

中頻載波頻率：1MHz

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK解調(diào)框圖如圖5所示。

圖5 DPSK解調(diào)系統(tǒng)框圖

DPSK的解調(diào)過程中，重難點(diǎn)在于載波同步與位同步的設(shè)計(jì)，下面就這兩個(gè)重點(diǎn)進(jìn)行研究。

2.1 載波提取與下變頻

考慮到實(shí)際通信過程中，接收與發(fā)送載波之間存在著頻差，就需要通過載波同步來解決此問題。常用的載波同步方法有：科斯塔斯環(huán)（Costas），平方環(huán)，插入導(dǎo)頻法等。本方案將采用Costas環(huán)來實(shí)現(xiàn)載波同步。其原理框圖如圖6所示：

圖6 Costas環(huán)原理圖

假定環(huán)路已鎖定，且輸入信號為m（t）cos（ωct+θ），并設(shè)壓控的輸出及經(jīng)90°相移之后的輸出為：

？自a=cos（ωct+φ）（7）

？自b=sin（ωct+φ）（8）

式中：ωc為壓控輸出的頻率，？準(zhǔn)為輸出的相位。

接收信號與兩路正交載波相乘之后的表達(dá)式分別為：

■（9）

■（10）

這兩路信號經(jīng)低通濾波后為：

？自e=■m（t）cos（φ-θ）（11）

？自f=■m（t）sin（φ-θ）（12）

所得兩個(gè)信號相乘后結(jié)果為：

？自g=■m2（t）sin2（φ-θ）（13）

式中：（？準(zhǔn)-θ）為壓控輸出與接收載波的相位差，根據(jù)數(shù)學(xué)分析，有當(dāng)（？準(zhǔn)-θ）很小時(shí)，sin（？準(zhǔn)-θ）≈（？準(zhǔn)-θ），因m（t）為基帶信號，為簡化設(shè)m（t）=±1，則式（13）可表示為：

？自g≈■（φ-θ）（14）

此信號送入環(huán)路濾波器，通過環(huán)路濾波器濾除掉高頻分量與噪聲，而允許其近似直流分量通過。通過這個(gè)直流分量控制壓控產(chǎn)生載波，最終使得穩(wěn)態(tài)相位差減少到一個(gè)很小的值，而頻率與接收載波一致。由式（11）可見，當(dāng)環(huán)路鎖定時(shí)（？準(zhǔn)-θ）是一個(gè)很小的值，？自e就相當(dāng)于基帶輸出信號乘以一個(gè)常數(shù)因子，所以Costas環(huán)相當(dāng)于同時(shí)具有提取載波和相干解調(diào)的功能。為使Costas環(huán)效果更好，要求兩路低通濾波器性能完全一樣，這對于數(shù)字濾波器來說則輕而易舉。

環(huán)路濾波器為Costas環(huán)設(shè)計(jì)過程中最為重要的一個(gè)部分，它決定了環(huán)路捕獲帶的大小及捕獲的時(shí)間[2]。

其傳遞函數(shù)為：

F（z）=c1+■（15）

上式中c1與c2值的選取是整個(gè)環(huán)路跟蹤性能的關(guān)鍵。c1與c2的計(jì)算公式為：

■（16）

■（17）

式中：ξ為阻尼系數(shù)工程上一般設(shè)為0.707，Ko為NCO的控制字，Kd為鑒相增益，ωn為諧振頻率，T為NCO的更新時(shí)間。

環(huán)路噪聲帶寬的計(jì)算公式為：

BL=■（1+4ξ2）（18）

式中：BL為環(huán)路噪聲等效帶寬，環(huán)路濾波器帶寬的大小決定了整個(gè)鎖相環(huán)的鎖定時(shí)間和跟蹤精度。

通過以上分析可知，由于經(jīng)過混頻和濾波處理，環(huán)路濾波器的輸入信號帶寬較小，可在較低的采樣率下處理數(shù)據(jù)，所以需要采用帶補(bǔ)償?shù)腃IC濾波器，將正交混頻后的信號做一個(gè)10倍抽取來降低采樣率。這樣既方便了數(shù)字環(huán)路濾波器的設(shè)計(jì)，又降低了后續(xù)匹配濾波器的階數(shù)。為體現(xiàn)對頻偏的捕捉能力，設(shè)置發(fā)送載波為1M，接收端NCO的靜態(tài)輸出頻率為998K，頻差為2K。

FPGA中得出載波同步模塊的仿真波形如圖7所示。

圖7 Costas環(huán)仿真波形

上圖中，第一路信號為DPSK調(diào)制信號，其載波為1M。第二路為環(huán)路濾波器的輸出信號。第三路為混頻后的信號。最后一路為對混頻信號做10倍抽后的信號。由圖可見，當(dāng)環(huán)路濾波器鎖定時(shí)，輸出在一個(gè)常數(shù)附近波動，以此來控制NCO產(chǎn)生接收載波。隨著環(huán)路濾波器的輸出信號逐漸穩(wěn)定，混頻信號特征也變得更為明顯，抽取后信號的波形也更為準(zhǔn)確。

2.2 位同步

對于接收的碼元，需要用一個(gè)同頻率的脈沖序列去判決，且該序列的相位要與最佳采樣時(shí)刻一致。在位同步模塊設(shè)計(jì)中，采用數(shù)字鎖相環(huán)的方法來解決此問題。其結(jié)構(gòu)框圖如下圖8所示。

圖8 數(shù)字鎖相環(huán)原理框圖

如果接收的碼元速率為F（Baud），則鎖相環(huán)輸出的同步脈沖序列的頻率也應(yīng)該為F。令本地時(shí)鐘頻率為2NF，經(jīng)過時(shí)鐘整形模塊生成2路頻率為NF且相位差為180°的窄脈沖序列，這兩路信號分別經(jīng)扣除門、添加門、與或門后再N次分頻便可得到頻率為F的同步時(shí)鐘。

經(jīng)過零提取與相位比較器，可得到同步時(shí)鐘與接收序列之間的相位超前與滯后脈沖。由于扣除門與添加門的輸入脈沖的相位差為180°，即他們在時(shí)間上是錯(cuò)開的。若是同步時(shí)鐘相位超前，通過相位比較器產(chǎn)生的超前脈沖，使得扣除門減少一個(gè)輸入脈沖，其分頻器則少計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就滯后2π/N；如果同步時(shí)鐘相位滯后，那么通過相位比較器產(chǎn)生的滯后脈沖，將使得添加門增加一個(gè)輸入脈沖，其分頻器則多計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就提前2π/N[3]。這樣反復(fù)不斷的調(diào)整直到同步為止。

此方法每次都添減一個(gè)脈沖，它所能改變相位的大小為2π/N，在最壞的情況下（即同步信號與接收信號相位差為π），需要N/2次相位調(diào)整才能鎖定，最大相位誤差為2π/N。由此可見，當(dāng)N越大，則同步誤差越小，同步建立時(shí)間也較長；當(dāng)N越小，則同步誤差越大，同步建立時(shí)間也較短。

本模塊中，設(shè)置本地高頻時(shí)鐘設(shè)為7.2M，兩路相位差180°的窄脈沖頻率為3.6M，接收碼元速率72Kbps，即分頻因子N為50（3600/72=50）。位同步模塊的仿真圖如圖9所示。

圖9 位同步仿真圖

上圖中由第一個(gè)光標(biāo)處可見，輸出的位同步信號clk_out明顯滯后，通過反復(fù)的調(diào)整相位，在第二個(gè)光標(biāo)處對齊。同步信號的周期，從時(shí)間軸的跨度上顯示為0.01386ms，考慮到相位的不斷調(diào)整及誤差因素的存在，與編幀后72Kbps碼元速率基本一致，設(shè)計(jì)無誤。

【參考文獻(xiàn)】

[1]John G.ProakiS.數(shù)字通信[M].4版.張力軍，等.譯.北京：電子工業(yè)出版社，2004.

[2]季仲梅，楊洪生，王大鳴，劉正軍.通信中的同步技術(shù)及應(yīng)用[M].北京：清華大學(xué)出版社，2008.

[3]張禮勇，楚鶴.數(shù)字通信系統(tǒng)中位同步信號提取的FPGA實(shí)現(xiàn)[J].哈爾濱理工大學(xué)學(xué)報(bào)，2008，13（6）：94-97.

[責(zé)任編輯：湯靜]

圖4 DSPK調(diào)制仿真波形圖

上圖中，第一路信號srcos_720k為10倍內(nèi)插前的波形，第二路信號srcos_7200k為10倍內(nèi)插后的波形。可見，經(jīng)10倍內(nèi)插后信號變得更平滑。第三路信號是在7.2M的采樣率下乘以1M載波所生成的時(shí)域波形圖，最后送給DA完成DPSK調(diào)制工作。

2 DPSK解調(diào)模塊

本節(jié)將介紹DPSK解調(diào)模塊的設(shè)計(jì)與仿真驗(yàn)證，基本指標(biāo)如下：

A/D與D/A速率：7.2MSPS

信源速率：64Kbps

中頻載波頻率：1MHz

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK解調(diào)框圖如圖5所示。

圖5 DPSK解調(diào)系統(tǒng)框圖

DPSK的解調(diào)過程中，重難點(diǎn)在于載波同步與位同步的設(shè)計(jì)，下面就這兩個(gè)重點(diǎn)進(jìn)行研究。

2.1 載波提取與下變頻

考慮到實(shí)際通信過程中，接收與發(fā)送載波之間存在著頻差，就需要通過載波同步來解決此問題。常用的載波同步方法有：科斯塔斯環(huán)（Costas），平方環(huán)，插入導(dǎo)頻法等。本方案將采用Costas環(huán)來實(shí)現(xiàn)載波同步。其原理框圖如圖6所示：

圖6 Costas環(huán)原理圖

假定環(huán)路已鎖定，且輸入信號為m（t）cos（ωct+θ），并設(shè)壓控的輸出及經(jīng)90°相移之后的輸出為：

？自a=cos（ωct+φ）（7）

？自b=sin（ωct+φ）（8）

式中：ωc為壓控輸出的頻率，？準(zhǔn)為輸出的相位。

接收信號與兩路正交載波相乘之后的表達(dá)式分別為：

■（9）

■（10）

這兩路信號經(jīng)低通濾波后為：

？自e=■m（t）cos（φ-θ）（11）

？自f=■m（t）sin（φ-θ）（12）

所得兩個(gè)信號相乘后結(jié)果為：

？自g=■m2（t）sin2（φ-θ）（13）

式中：（？準(zhǔn)-θ）為壓控輸出與接收載波的相位差，根據(jù)數(shù)學(xué)分析，有當(dāng)（？準(zhǔn)-θ）很小時(shí)，sin（？準(zhǔn)-θ）≈（？準(zhǔn)-θ），因m（t）為基帶信號，為簡化設(shè)m（t）=±1，則式（13）可表示為：

？自g≈■（φ-θ）（14）

此信號送入環(huán)路濾波器，通過環(huán)路濾波器濾除掉高頻分量與噪聲，而允許其近似直流分量通過。通過這個(gè)直流分量控制壓控產(chǎn)生載波，最終使得穩(wěn)態(tài)相位差減少到一個(gè)很小的值，而頻率與接收載波一致。由式（11）可見，當(dāng)環(huán)路鎖定時(shí)（？準(zhǔn)-θ）是一個(gè)很小的值，？自e就相當(dāng)于基帶輸出信號乘以一個(gè)常數(shù)因子，所以Costas環(huán)相當(dāng)于同時(shí)具有提取載波和相干解調(diào)的功能。為使Costas環(huán)效果更好，要求兩路低通濾波器性能完全一樣，這對于數(shù)字濾波器來說則輕而易舉。

環(huán)路濾波器為Costas環(huán)設(shè)計(jì)過程中最為重要的一個(gè)部分，它決定了環(huán)路捕獲帶的大小及捕獲的時(shí)間[2]。

其傳遞函數(shù)為：

F（z）=c1+■（15）

上式中c1與c2值的選取是整個(gè)環(huán)路跟蹤性能的關(guān)鍵。c1與c2的計(jì)算公式為：

■（16）

■（17）

式中：ξ為阻尼系數(shù)工程上一般設(shè)為0.707，Ko為NCO的控制字，Kd為鑒相增益，ωn為諧振頻率，T為NCO的更新時(shí)間。

環(huán)路噪聲帶寬的計(jì)算公式為：

BL=■（1+4ξ2）（18）

式中：BL為環(huán)路噪聲等效帶寬，環(huán)路濾波器帶寬的大小決定了整個(gè)鎖相環(huán)的鎖定時(shí)間和跟蹤精度。

通過以上分析可知，由于經(jīng)過混頻和濾波處理，環(huán)路濾波器的輸入信號帶寬較小，可在較低的采樣率下處理數(shù)據(jù)，所以需要采用帶補(bǔ)償?shù)腃IC濾波器，將正交混頻后的信號做一個(gè)10倍抽取來降低采樣率。這樣既方便了數(shù)字環(huán)路濾波器的設(shè)計(jì)，又降低了后續(xù)匹配濾波器的階數(shù)。為體現(xiàn)對頻偏的捕捉能力，設(shè)置發(fā)送載波為1M，接收端NCO的靜態(tài)輸出頻率為998K，頻差為2K。

FPGA中得出載波同步模塊的仿真波形如圖7所示。

圖7 Costas環(huán)仿真波形

上圖中，第一路信號為DPSK調(diào)制信號，其載波為1M。第二路為環(huán)路濾波器的輸出信號。第三路為混頻后的信號。最后一路為對混頻信號做10倍抽后的信號。由圖可見，當(dāng)環(huán)路濾波器鎖定時(shí)，輸出在一個(gè)常數(shù)附近波動，以此來控制NCO產(chǎn)生接收載波。隨著環(huán)路濾波器的輸出信號逐漸穩(wěn)定，混頻信號特征也變得更為明顯，抽取后信號的波形也更為準(zhǔn)確。

2.2 位同步

對于接收的碼元，需要用一個(gè)同頻率的脈沖序列去判決，且該序列的相位要與最佳采樣時(shí)刻一致。在位同步模塊設(shè)計(jì)中，采用數(shù)字鎖相環(huán)的方法來解決此問題。其結(jié)構(gòu)框圖如下圖8所示。

圖8 數(shù)字鎖相環(huán)原理框圖

如果接收的碼元速率為F（Baud），則鎖相環(huán)輸出的同步脈沖序列的頻率也應(yīng)該為F。令本地時(shí)鐘頻率為2NF，經(jīng)過時(shí)鐘整形模塊生成2路頻率為NF且相位差為180°的窄脈沖序列，這兩路信號分別經(jīng)扣除門、添加門、與或門后再N次分頻便可得到頻率為F的同步時(shí)鐘。

經(jīng)過零提取與相位比較器，可得到同步時(shí)鐘與接收序列之間的相位超前與滯后脈沖。由于扣除門與添加門的輸入脈沖的相位差為180°，即他們在時(shí)間上是錯(cuò)開的。若是同步時(shí)鐘相位超前，通過相位比較器產(chǎn)生的超前脈沖，使得扣除門減少一個(gè)輸入脈沖，其分頻器則少計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就滯后2π/N；如果同步時(shí)鐘相位滯后，那么通過相位比較器產(chǎn)生的滯后脈沖，將使得添加門增加一個(gè)輸入脈沖，其分頻器則多計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就提前2π/N[3]。這樣反復(fù)不斷的調(diào)整直到同步為止。

此方法每次都添減一個(gè)脈沖，它所能改變相位的大小為2π/N，在最壞的情況下（即同步信號與接收信號相位差為π），需要N/2次相位調(diào)整才能鎖定，最大相位誤差為2π/N。由此可見，當(dāng)N越大，則同步誤差越小，同步建立時(shí)間也較長；當(dāng)N越小，則同步誤差越大，同步建立時(shí)間也較短。

本模塊中，設(shè)置本地高頻時(shí)鐘設(shè)為7.2M，兩路相位差180°的窄脈沖頻率為3.6M，接收碼元速率72Kbps，即分頻因子N為50（3600/72=50）。位同步模塊的仿真圖如圖9所示。

圖9 位同步仿真圖

上圖中由第一個(gè)光標(biāo)處可見，輸出的位同步信號clk_out明顯滯后，通過反復(fù)的調(diào)整相位，在第二個(gè)光標(biāo)處對齊。同步信號的周期，從時(shí)間軸的跨度上顯示為0.01386ms，考慮到相位的不斷調(diào)整及誤差因素的存在，與編幀后72Kbps碼元速率基本一致，設(shè)計(jì)無誤。

【參考文獻(xiàn)】

[1]John G.ProakiS.數(shù)字通信[M].4版.張力軍，等.譯.北京：電子工業(yè)出版社，2004.

[2]季仲梅，楊洪生，王大鳴，劉正軍.通信中的同步技術(shù)及應(yīng)用[M].北京：清華大學(xué)出版社，2008.

[3]張禮勇，楚鶴.數(shù)字通信系統(tǒng)中位同步信號提取的FPGA實(shí)現(xiàn)[J].哈爾濱理工大學(xué)學(xué)報(bào)，2008，13（6）：94-97.

[責(zé)任編輯：湯靜]

圖4 DSPK調(diào)制仿真波形圖

上圖中，第一路信號srcos_720k為10倍內(nèi)插前的波形，第二路信號srcos_7200k為10倍內(nèi)插后的波形。可見，經(jīng)10倍內(nèi)插后信號變得更平滑。第三路信號是在7.2M的采樣率下乘以1M載波所生成的時(shí)域波形圖，最后送給DA完成DPSK調(diào)制工作。

2 DPSK解調(diào)模塊

本節(jié)將介紹DPSK解調(diào)模塊的設(shè)計(jì)與仿真驗(yàn)證，基本指標(biāo)如下：

A/D與D/A速率：7.2MSPS

信源速率：64Kbps

中頻載波頻率：1MHz

濾波器阻帶衰減：60dB

濾波器通帶衰減：0.001

DPSK解調(diào)框圖如圖5所示。

圖5 DPSK解調(diào)系統(tǒng)框圖

DPSK的解調(diào)過程中，重難點(diǎn)在于載波同步與位同步的設(shè)計(jì)，下面就這兩個(gè)重點(diǎn)進(jìn)行研究。

2.1 載波提取與下變頻

考慮到實(shí)際通信過程中，接收與發(fā)送載波之間存在著頻差，就需要通過載波同步來解決此問題。常用的載波同步方法有：科斯塔斯環(huán)（Costas），平方環(huán)，插入導(dǎo)頻法等。本方案將采用Costas環(huán)來實(shí)現(xiàn)載波同步。其原理框圖如圖6所示：

圖6 Costas環(huán)原理圖

假定環(huán)路已鎖定，且輸入信號為m（t）cos（ωct+θ），并設(shè)壓控的輸出及經(jīng)90°相移之后的輸出為：

？自a=cos（ωct+φ）（7）

？自b=sin（ωct+φ）（8）

式中：ωc為壓控輸出的頻率，？準(zhǔn)為輸出的相位。

接收信號與兩路正交載波相乘之后的表達(dá)式分別為：

■（9）

■（10）

這兩路信號經(jīng)低通濾波后為：

？自e=■m（t）cos（φ-θ）（11）

？自f=■m（t）sin（φ-θ）（12）

所得兩個(gè)信號相乘后結(jié)果為：

？自g=■m2（t）sin2（φ-θ）（13）

式中：（？準(zhǔn)-θ）為壓控輸出與接收載波的相位差，根據(jù)數(shù)學(xué)分析，有當(dāng)（？準(zhǔn)-θ）很小時(shí)，sin（？準(zhǔn)-θ）≈（？準(zhǔn)-θ），因m（t）為基帶信號，為簡化設(shè)m（t）=±1，則式（13）可表示為：

？自g≈■（φ-θ）（14）

此信號送入環(huán)路濾波器，通過環(huán)路濾波器濾除掉高頻分量與噪聲，而允許其近似直流分量通過。通過這個(gè)直流分量控制壓控產(chǎn)生載波，最終使得穩(wěn)態(tài)相位差減少到一個(gè)很小的值，而頻率與接收載波一致。由式（11）可見，當(dāng)環(huán)路鎖定時(shí)（？準(zhǔn)-θ）是一個(gè)很小的值，？自e就相當(dāng)于基帶輸出信號乘以一個(gè)常數(shù)因子，所以Costas環(huán)相當(dāng)于同時(shí)具有提取載波和相干解調(diào)的功能。為使Costas環(huán)效果更好，要求兩路低通濾波器性能完全一樣，這對于數(shù)字濾波器來說則輕而易舉。

環(huán)路濾波器為Costas環(huán)設(shè)計(jì)過程中最為重要的一個(gè)部分，它決定了環(huán)路捕獲帶的大小及捕獲的時(shí)間[2]。

其傳遞函數(shù)為：

F（z）=c1+■（15）

上式中c1與c2值的選取是整個(gè)環(huán)路跟蹤性能的關(guān)鍵。c1與c2的計(jì)算公式為：

■（16）

■（17）

式中：ξ為阻尼系數(shù)工程上一般設(shè)為0.707，Ko為NCO的控制字，Kd為鑒相增益，ωn為諧振頻率，T為NCO的更新時(shí)間。

環(huán)路噪聲帶寬的計(jì)算公式為：

BL=■（1+4ξ2）（18）

式中：BL為環(huán)路噪聲等效帶寬，環(huán)路濾波器帶寬的大小決定了整個(gè)鎖相環(huán)的鎖定時(shí)間和跟蹤精度。

通過以上分析可知，由于經(jīng)過混頻和濾波處理，環(huán)路濾波器的輸入信號帶寬較小，可在較低的采樣率下處理數(shù)據(jù)，所以需要采用帶補(bǔ)償?shù)腃IC濾波器，將正交混頻后的信號做一個(gè)10倍抽取來降低采樣率。這樣既方便了數(shù)字環(huán)路濾波器的設(shè)計(jì)，又降低了后續(xù)匹配濾波器的階數(shù)。為體現(xiàn)對頻偏的捕捉能力，設(shè)置發(fā)送載波為1M，接收端NCO的靜態(tài)輸出頻率為998K，頻差為2K。

FPGA中得出載波同步模塊的仿真波形如圖7所示。

圖7 Costas環(huán)仿真波形

上圖中，第一路信號為DPSK調(diào)制信號，其載波為1M。第二路為環(huán)路濾波器的輸出信號。第三路為混頻后的信號。最后一路為對混頻信號做10倍抽后的信號。由圖可見，當(dāng)環(huán)路濾波器鎖定時(shí)，輸出在一個(gè)常數(shù)附近波動，以此來控制NCO產(chǎn)生接收載波。隨著環(huán)路濾波器的輸出信號逐漸穩(wěn)定，混頻信號特征也變得更為明顯，抽取后信號的波形也更為準(zhǔn)確。

2.2 位同步

對于接收的碼元，需要用一個(gè)同頻率的脈沖序列去判決，且該序列的相位要與最佳采樣時(shí)刻一致。在位同步模塊設(shè)計(jì)中，采用數(shù)字鎖相環(huán)的方法來解決此問題。其結(jié)構(gòu)框圖如下圖8所示。

圖8 數(shù)字鎖相環(huán)原理框圖

如果接收的碼元速率為F（Baud），則鎖相環(huán)輸出的同步脈沖序列的頻率也應(yīng)該為F。令本地時(shí)鐘頻率為2NF，經(jīng)過時(shí)鐘整形模塊生成2路頻率為NF且相位差為180°的窄脈沖序列，這兩路信號分別經(jīng)扣除門、添加門、與或門后再N次分頻便可得到頻率為F的同步時(shí)鐘。

經(jīng)過零提取與相位比較器，可得到同步時(shí)鐘與接收序列之間的相位超前與滯后脈沖。由于扣除門與添加門的輸入脈沖的相位差為180°，即他們在時(shí)間上是錯(cuò)開的。若是同步時(shí)鐘相位超前，通過相位比較器產(chǎn)生的超前脈沖，使得扣除門減少一個(gè)輸入脈沖，其分頻器則少計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就滯后2π/N；如果同步時(shí)鐘相位滯后，那么通過相位比較器產(chǎn)生的滯后脈沖，將使得添加門增加一個(gè)輸入脈沖，其分頻器則多計(jì)數(shù)一次，從而輸出的同步時(shí)鐘相位就提前2π/N[3]。這樣反復(fù)不斷的調(diào)整直到同步為止。

此方法每次都添減一個(gè)脈沖，它所能改變相位的大小為2π/N，在最壞的情況下（即同步信號與接收信號相位差為π），需要N/2次相位調(diào)整才能鎖定，最大相位誤差為2π/N。由此可見，當(dāng)N越大，則同步誤差越小，同步建立時(shí)間也較長；當(dāng)N越小，則同步誤差越大，同步建立時(shí)間也較短。

本模塊中，設(shè)置本地高頻時(shí)鐘設(shè)為7.2M，兩路相位差180°的窄脈沖頻率為3.6M，接收碼元速率72Kbps，即分頻因子N為50（3600/72=50）。位同步模塊的仿真圖如圖9所示。

圖9 位同步仿真圖

上圖中由第一個(gè)光標(biāo)處可見，輸出的位同步信號clk_out明顯滯后，通過反復(fù)的調(diào)整相位，在第二個(gè)光標(biāo)處對齊。同步信號的周期，從時(shí)間軸的跨度上顯示為0.01386ms，考慮到相位的不斷調(diào)整及誤差因素的存在，與編幀后72Kbps碼元速率基本一致，設(shè)計(jì)無誤。

【參考文獻(xiàn)】

[1]John G.ProakiS.數(shù)字通信[M].4版.張力軍，等.譯.北京：電子工業(yè)出版社，2004.

[2]季仲梅，楊洪生，王大鳴，劉正軍.通信中的同步技術(shù)及應(yīng)用[M].北京：清華大學(xué)出版社，2008.

[3]張禮勇，楚鶴.數(shù)字通信系統(tǒng)中位同步信號提取的FPGA實(shí)現(xiàn)[J].哈爾濱理工大學(xué)學(xué)報(bào)，2008，13（6）：94-97.

[責(zé)任編輯：湯靜]