王書省　賀占權(quán)　張少甫　肖長(zhǎng)春　曹旸

摘 要： 分析了循環(huán)碼的特性，提出一種循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案。編譯碼器中編碼采用除法電路，譯碼采用梅吉特譯碼器，易于工程應(yīng)用。對(duì)編譯碼器在FPGA上進(jìn)行了實(shí)現(xiàn)，通過參數(shù)化設(shè)置，具有較高的碼率，適用于（255，247）及其任意縮短碼的循環(huán)漢明碼，并給出了譯碼器的仿真和測(cè)試結(jié)果。結(jié)果表明：編譯碼器運(yùn)行速率高、譯碼時(shí)延小，在Virtex?5芯片上，最高工作時(shí)鐘頻率大于270 MHz。在碼組錯(cuò)誤個(gè)數(shù)確定的系統(tǒng)應(yīng)用中，可以有效降低誤碼率，一般可將誤碼率降低一個(gè)量級(jí)。實(shí)踐表明，該設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

關(guān)鍵詞： 循環(huán)碼； 漢明碼； 編譯碼器； FPGA

中圖分類號(hào)： TN914?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）10?0127?05

Abstract： Based on characteristics analysis of cyclic codes， a design scheme of cyclic Hamming code encoder/decoder is proposed. In the encoder/decoder， a division circuit is adopted for encoding， and a Meggitt decoder is adopted for decoding， which are easy to be applied to engineering implementment. The encoder/decoder， which is suited for （255，247） and its cyclic Hamming code of arbitrarily?truncated codes， and has higher code rate， was implemented on FPGA by means of Verilog HDL. Some optimization techniques in the design process are given. The simulation and testing results of the encoder/decoder are offered in this paper. The encoder/decoder can operate at high speed and has short decoding delay. Its max working clock frequency is higher than 270 MHz in Virtex?5 chip. The encoder/decoder can be applied in digital communication systems that have definite error number. Its BER can be reduced efficiently. The encoder/decoder has high practical value.

Keywords： cyclic code； Hamming code； encoder/decoder； FPGA

0 引 言

在實(shí)際信道上傳輸數(shù)字信號(hào)時(shí)，由于信道傳輸特性不理想及加性噪聲的影響，所收到的數(shù)字信號(hào)不可避免地會(huì)發(fā)生錯(cuò)誤。差錯(cuò)控制編碼是數(shù)字通信系統(tǒng)設(shè)計(jì)中廣泛采用的技術(shù)。采用編碼技術(shù)可以降低系統(tǒng)的誤比特率。線性分組碼是重要的一類編碼方式，循環(huán)碼是線性分組碼中的一個(gè)子類，是目前研究的較為成熟的一類碼，是在嚴(yán)密的代數(shù)學(xué)理論基礎(chǔ)上建立起來(lái)的。循環(huán)碼有許多特殊的代數(shù)性質(zhì)，能夠按照要求的糾錯(cuò)能力系統(tǒng)地構(gòu)造這類碼，且性能較好，可以用于糾正獨(dú)立的隨機(jī)錯(cuò)誤，也可以用于糾正突發(fā)錯(cuò)誤。目前在計(jì)算機(jī)糾錯(cuò)系統(tǒng)中所使用的線性分組碼幾乎都是循環(huán)碼。

循環(huán)漢明碼是以[r]次本原多項(xiàng)式為生成多項(xiàng)式的循環(huán)碼，是一類高效的完備碼[1]。循環(huán)漢明碼能夠糾正1個(gè)錯(cuò)誤的比特，是能糾正隨機(jī)錯(cuò)誤的本原BCH碼[2]。本文研究了循環(huán)漢明碼的編譯碼方法，并利用FPGA實(shí)現(xiàn)了循環(huán)漢明碼以及其縮短碼的編譯碼器。編譯碼器占用邏輯資源少，可靠性高。

1 循環(huán)碼原理

與編碼器一樣，在譯碼器程序中設(shè)置有參數(shù)FRM_LGTH以控制是否選擇縮短碼，若FRM_LRTH為255，即表示沒有進(jìn)行縮短。需要注意進(jìn)行縮短碼時(shí)錯(cuò)誤圖樣對(duì)應(yīng)的伴隨式可能不同，需要進(jìn)行相應(yīng)的參數(shù)設(shè)置。

4 編譯碼器的實(shí)現(xiàn)及仿真結(jié)果

編譯碼器的開發(fā)遵循自上而下的設(shè)計(jì)方法，采用Verilog HDL進(jìn)行編程，利用集成開發(fā)環(huán)境Xilinx ISE12.1在Virtex?5芯片上進(jìn)行實(shí)現(xiàn)。對(duì)于碼長(zhǎng)255（不選擇縮短）的編碼器，在XC4VSX95T上實(shí)現(xiàn)占用的資源：29 slices，19 FFs，55 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到297 MHz；對(duì)于碼長(zhǎng)255（不選擇縮短）的譯碼器占用的資源：69 slices，74 FFs，113 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到306 MHz。圖7和圖8分別給出了（255，247）和（152，144）循環(huán)漢明碼編譯碼器的仿真波形。在仿真過程中，對(duì)經(jīng)過編碼后的數(shù)據(jù)在隨機(jī)位置產(chǎn)生錯(cuò)誤，然后輸出給譯碼器進(jìn)行譯碼，變量error2對(duì)應(yīng)的比特為給出的錯(cuò)誤位置指示，變量data_decoded為譯碼后數(shù)據(jù)，已根據(jù)錯(cuò)誤位置正確地糾正了對(duì)應(yīng)的比特。

5 結(jié) 語(yǔ)

本文提出了一種（255，247）循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案，充分利用循環(huán)碼的特性，避免了一般分組碼編譯碼的復(fù)雜結(jié)構(gòu)，且易于實(shí)現(xiàn)。對(duì)編譯碼器進(jìn)行了優(yōu)化并在FPGA上進(jìn)行實(shí)現(xiàn)，資源占用較少，運(yùn)行速率高，譯碼時(shí)延小，可以靈活地選擇不超過255 b的碼組長(zhǎng)度。通過對(duì)編譯碼器進(jìn)行仿真和測(cè)試，結(jié)果表明可以正確地進(jìn)行檢糾錯(cuò)。循環(huán)漢明碼作為一種信道編碼技術(shù)，具有良好的性能和實(shí)用價(jià)值，一般和其他編碼方式組合使用。

在筆者參與的某工程項(xiàng)目中，應(yīng)用了（152，144）編譯碼器。系統(tǒng)中采用循環(huán)漢明碼和卷積碼，正常工作狀態(tài)下，由于需要經(jīng)常切換天線可能引起數(shù)據(jù)反相，經(jīng)Viterbi譯碼和差分譯碼后，會(huì)引起1 b的錯(cuò)誤，經(jīng)過循環(huán)漢明譯碼后消除了錯(cuò)誤，用最小的碼率增加將系統(tǒng)的誤碼率控制在系統(tǒng)要求的≤10e-6指標(biāo)。經(jīng)工程實(shí)踐證明，本設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

參考文獻(xiàn)

[1] 曹志剛，錢亞生.現(xiàn)代通信原理[M].北京：清華大學(xué)出版社，1992.

[2] 張鳴瑞，鄒世開.編碼理論[M].北京：北京航空航天大學(xué)出版社，1990.

[3] 王新梅，肖國(guó)鎮(zhèn).糾錯(cuò)碼：原理與方法[M].西安：西安電子科技大學(xué)出版社，2001.

[4] PROAKIS J G， SALEHI M. Digital communications [M]. Fifth Edition. Beijing： Publishing House of Electronics Industry， 2009.

[5] SWEENEY Peter. Error control coding from theory to practice [M]. England： Jossey?Bass， Inc， 2004.

[6] 董介春，李學(xué)桂.基于VHDL語(yǔ)言的循環(huán)碼編譯碼系統(tǒng)的設(shè)計(jì)[J].青島大學(xué)學(xué)報(bào)，2003，16（4）：72?76.

[7] 瞿?；?，張浩，楊亞光，等.三維TPC譯碼器的設(shè)計(jì)及FPGA實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2013，36（23）：26?29.

[8] 岳菊霞，計(jì)雯，石可，等.漢明編譯碼仿真系統(tǒng)的實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2012，35（11）：27?29.

摘 要： 分析了循環(huán)碼的特性，提出一種循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案。編譯碼器中編碼采用除法電路，譯碼采用梅吉特譯碼器，易于工程應(yīng)用。對(duì)編譯碼器在FPGA上進(jìn)行了實(shí)現(xiàn)，通過參數(shù)化設(shè)置，具有較高的碼率，適用于（255，247）及其任意縮短碼的循環(huán)漢明碼，并給出了譯碼器的仿真和測(cè)試結(jié)果。結(jié)果表明：編譯碼器運(yùn)行速率高、譯碼時(shí)延小，在Virtex?5芯片上，最高工作時(shí)鐘頻率大于270 MHz。在碼組錯(cuò)誤個(gè)數(shù)確定的系統(tǒng)應(yīng)用中，可以有效降低誤碼率，一般可將誤碼率降低一個(gè)量級(jí)。實(shí)踐表明，該設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

關(guān)鍵詞： 循環(huán)碼； 漢明碼； 編譯碼器； FPGA

中圖分類號(hào)： TN914?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）10?0127?05

Abstract： Based on characteristics analysis of cyclic codes， a design scheme of cyclic Hamming code encoder/decoder is proposed. In the encoder/decoder， a division circuit is adopted for encoding， and a Meggitt decoder is adopted for decoding， which are easy to be applied to engineering implementment. The encoder/decoder， which is suited for （255，247） and its cyclic Hamming code of arbitrarily?truncated codes， and has higher code rate， was implemented on FPGA by means of Verilog HDL. Some optimization techniques in the design process are given. The simulation and testing results of the encoder/decoder are offered in this paper. The encoder/decoder can operate at high speed and has short decoding delay. Its max working clock frequency is higher than 270 MHz in Virtex?5 chip. The encoder/decoder can be applied in digital communication systems that have definite error number. Its BER can be reduced efficiently. The encoder/decoder has high practical value.

Keywords： cyclic code； Hamming code； encoder/decoder； FPGA

0 引 言

在實(shí)際信道上傳輸數(shù)字信號(hào)時(shí)，由于信道傳輸特性不理想及加性噪聲的影響，所收到的數(shù)字信號(hào)不可避免地會(huì)發(fā)生錯(cuò)誤。差錯(cuò)控制編碼是數(shù)字通信系統(tǒng)設(shè)計(jì)中廣泛采用的技術(shù)。采用編碼技術(shù)可以降低系統(tǒng)的誤比特率。線性分組碼是重要的一類編碼方式，循環(huán)碼是線性分組碼中的一個(gè)子類，是目前研究的較為成熟的一類碼，是在嚴(yán)密的代數(shù)學(xué)理論基礎(chǔ)上建立起來(lái)的。循環(huán)碼有許多特殊的代數(shù)性質(zhì)，能夠按照要求的糾錯(cuò)能力系統(tǒng)地構(gòu)造這類碼，且性能較好，可以用于糾正獨(dú)立的隨機(jī)錯(cuò)誤，也可以用于糾正突發(fā)錯(cuò)誤。目前在計(jì)算機(jī)糾錯(cuò)系統(tǒng)中所使用的線性分組碼幾乎都是循環(huán)碼。

循環(huán)漢明碼是以[r]次本原多項(xiàng)式為生成多項(xiàng)式的循環(huán)碼，是一類高效的完備碼[1]。循環(huán)漢明碼能夠糾正1個(gè)錯(cuò)誤的比特，是能糾正隨機(jī)錯(cuò)誤的本原BCH碼[2]。本文研究了循環(huán)漢明碼的編譯碼方法，并利用FPGA實(shí)現(xiàn)了循環(huán)漢明碼以及其縮短碼的編譯碼器。編譯碼器占用邏輯資源少，可靠性高。

1 循環(huán)碼原理

與編碼器一樣，在譯碼器程序中設(shè)置有參數(shù)FRM_LGTH以控制是否選擇縮短碼，若FRM_LRTH為255，即表示沒有進(jìn)行縮短。需要注意進(jìn)行縮短碼時(shí)錯(cuò)誤圖樣對(duì)應(yīng)的伴隨式可能不同，需要進(jìn)行相應(yīng)的參數(shù)設(shè)置。

4 編譯碼器的實(shí)現(xiàn)及仿真結(jié)果

編譯碼器的開發(fā)遵循自上而下的設(shè)計(jì)方法，采用Verilog HDL進(jìn)行編程，利用集成開發(fā)環(huán)境Xilinx ISE12.1在Virtex?5芯片上進(jìn)行實(shí)現(xiàn)。對(duì)于碼長(zhǎng)255（不選擇縮短）的編碼器，在XC4VSX95T上實(shí)現(xiàn)占用的資源：29 slices，19 FFs，55 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到297 MHz；對(duì)于碼長(zhǎng)255（不選擇縮短）的譯碼器占用的資源：69 slices，74 FFs，113 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到306 MHz。圖7和圖8分別給出了（255，247）和（152，144）循環(huán)漢明碼編譯碼器的仿真波形。在仿真過程中，對(duì)經(jīng)過編碼后的數(shù)據(jù)在隨機(jī)位置產(chǎn)生錯(cuò)誤，然后輸出給譯碼器進(jìn)行譯碼，變量error2對(duì)應(yīng)的比特為給出的錯(cuò)誤位置指示，變量data_decoded為譯碼后數(shù)據(jù)，已根據(jù)錯(cuò)誤位置正確地糾正了對(duì)應(yīng)的比特。

5 結(jié) 語(yǔ)

本文提出了一種（255，247）循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案，充分利用循環(huán)碼的特性，避免了一般分組碼編譯碼的復(fù)雜結(jié)構(gòu)，且易于實(shí)現(xiàn)。對(duì)編譯碼器進(jìn)行了優(yōu)化并在FPGA上進(jìn)行實(shí)現(xiàn)，資源占用較少，運(yùn)行速率高，譯碼時(shí)延小，可以靈活地選擇不超過255 b的碼組長(zhǎng)度。通過對(duì)編譯碼器進(jìn)行仿真和測(cè)試，結(jié)果表明可以正確地進(jìn)行檢糾錯(cuò)。循環(huán)漢明碼作為一種信道編碼技術(shù)，具有良好的性能和實(shí)用價(jià)值，一般和其他編碼方式組合使用。

在筆者參與的某工程項(xiàng)目中，應(yīng)用了（152，144）編譯碼器。系統(tǒng)中采用循環(huán)漢明碼和卷積碼，正常工作狀態(tài)下，由于需要經(jīng)常切換天線可能引起數(shù)據(jù)反相，經(jīng)Viterbi譯碼和差分譯碼后，會(huì)引起1 b的錯(cuò)誤，經(jīng)過循環(huán)漢明譯碼后消除了錯(cuò)誤，用最小的碼率增加將系統(tǒng)的誤碼率控制在系統(tǒng)要求的≤10e-6指標(biāo)。經(jīng)工程實(shí)踐證明，本設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

參考文獻(xiàn)

[1] 曹志剛，錢亞生.現(xiàn)代通信原理[M].北京：清華大學(xué)出版社，1992.

[2] 張鳴瑞，鄒世開.編碼理論[M].北京：北京航空航天大學(xué)出版社，1990.

[3] 王新梅，肖國(guó)鎮(zhèn).糾錯(cuò)碼：原理與方法[M].西安：西安電子科技大學(xué)出版社，2001.

[4] PROAKIS J G， SALEHI M. Digital communications [M]. Fifth Edition. Beijing： Publishing House of Electronics Industry， 2009.

[5] SWEENEY Peter. Error control coding from theory to practice [M]. England： Jossey?Bass， Inc， 2004.

[6] 董介春，李學(xué)桂.基于VHDL語(yǔ)言的循環(huán)碼編譯碼系統(tǒng)的設(shè)計(jì)[J].青島大學(xué)學(xué)報(bào)，2003，16（4）：72?76.

[7] 瞿?；荩瑥埡?，楊亞光，等.三維TPC譯碼器的設(shè)計(jì)及FPGA實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2013，36（23）：26?29.

[8] 岳菊霞，計(jì)雯，石可，等.漢明編譯碼仿真系統(tǒng)的實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2012，35（11）：27?29.

摘 要： 分析了循環(huán)碼的特性，提出一種循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案。編譯碼器中編碼采用除法電路，譯碼采用梅吉特譯碼器，易于工程應(yīng)用。對(duì)編譯碼器在FPGA上進(jìn)行了實(shí)現(xiàn)，通過參數(shù)化設(shè)置，具有較高的碼率，適用于（255，247）及其任意縮短碼的循環(huán)漢明碼，并給出了譯碼器的仿真和測(cè)試結(jié)果。結(jié)果表明：編譯碼器運(yùn)行速率高、譯碼時(shí)延小，在Virtex?5芯片上，最高工作時(shí)鐘頻率大于270 MHz。在碼組錯(cuò)誤個(gè)數(shù)確定的系統(tǒng)應(yīng)用中，可以有效降低誤碼率，一般可將誤碼率降低一個(gè)量級(jí)。實(shí)踐表明，該設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

關(guān)鍵詞： 循環(huán)碼； 漢明碼； 編譯碼器； FPGA

中圖分類號(hào)： TN914?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）10?0127?05

Abstract： Based on characteristics analysis of cyclic codes， a design scheme of cyclic Hamming code encoder/decoder is proposed. In the encoder/decoder， a division circuit is adopted for encoding， and a Meggitt decoder is adopted for decoding， which are easy to be applied to engineering implementment. The encoder/decoder， which is suited for （255，247） and its cyclic Hamming code of arbitrarily?truncated codes， and has higher code rate， was implemented on FPGA by means of Verilog HDL. Some optimization techniques in the design process are given. The simulation and testing results of the encoder/decoder are offered in this paper. The encoder/decoder can operate at high speed and has short decoding delay. Its max working clock frequency is higher than 270 MHz in Virtex?5 chip. The encoder/decoder can be applied in digital communication systems that have definite error number. Its BER can be reduced efficiently. The encoder/decoder has high practical value.

Keywords： cyclic code； Hamming code； encoder/decoder； FPGA

0 引 言

在實(shí)際信道上傳輸數(shù)字信號(hào)時(shí)，由于信道傳輸特性不理想及加性噪聲的影響，所收到的數(shù)字信號(hào)不可避免地會(huì)發(fā)生錯(cuò)誤。差錯(cuò)控制編碼是數(shù)字通信系統(tǒng)設(shè)計(jì)中廣泛采用的技術(shù)。采用編碼技術(shù)可以降低系統(tǒng)的誤比特率。線性分組碼是重要的一類編碼方式，循環(huán)碼是線性分組碼中的一個(gè)子類，是目前研究的較為成熟的一類碼，是在嚴(yán)密的代數(shù)學(xué)理論基礎(chǔ)上建立起來(lái)的。循環(huán)碼有許多特殊的代數(shù)性質(zhì)，能夠按照要求的糾錯(cuò)能力系統(tǒng)地構(gòu)造這類碼，且性能較好，可以用于糾正獨(dú)立的隨機(jī)錯(cuò)誤，也可以用于糾正突發(fā)錯(cuò)誤。目前在計(jì)算機(jī)糾錯(cuò)系統(tǒng)中所使用的線性分組碼幾乎都是循環(huán)碼。

循環(huán)漢明碼是以[r]次本原多項(xiàng)式為生成多項(xiàng)式的循環(huán)碼，是一類高效的完備碼[1]。循環(huán)漢明碼能夠糾正1個(gè)錯(cuò)誤的比特，是能糾正隨機(jī)錯(cuò)誤的本原BCH碼[2]。本文研究了循環(huán)漢明碼的編譯碼方法，并利用FPGA實(shí)現(xiàn)了循環(huán)漢明碼以及其縮短碼的編譯碼器。編譯碼器占用邏輯資源少，可靠性高。

1 循環(huán)碼原理

與編碼器一樣，在譯碼器程序中設(shè)置有參數(shù)FRM_LGTH以控制是否選擇縮短碼，若FRM_LRTH為255，即表示沒有進(jìn)行縮短。需要注意進(jìn)行縮短碼時(shí)錯(cuò)誤圖樣對(duì)應(yīng)的伴隨式可能不同，需要進(jìn)行相應(yīng)的參數(shù)設(shè)置。

4 編譯碼器的實(shí)現(xiàn)及仿真結(jié)果

編譯碼器的開發(fā)遵循自上而下的設(shè)計(jì)方法，采用Verilog HDL進(jìn)行編程，利用集成開發(fā)環(huán)境Xilinx ISE12.1在Virtex?5芯片上進(jìn)行實(shí)現(xiàn)。對(duì)于碼長(zhǎng)255（不選擇縮短）的編碼器，在XC4VSX95T上實(shí)現(xiàn)占用的資源：29 slices，19 FFs，55 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到297 MHz；對(duì)于碼長(zhǎng)255（不選擇縮短）的譯碼器占用的資源：69 slices，74 FFs，113 LUTs，運(yùn)行時(shí)鐘頻率可以達(dá)到306 MHz。圖7和圖8分別給出了（255，247）和（152，144）循環(huán)漢明碼編譯碼器的仿真波形。在仿真過程中，對(duì)經(jīng)過編碼后的數(shù)據(jù)在隨機(jī)位置產(chǎn)生錯(cuò)誤，然后輸出給譯碼器進(jìn)行譯碼，變量error2對(duì)應(yīng)的比特為給出的錯(cuò)誤位置指示，變量data_decoded為譯碼后數(shù)據(jù)，已根據(jù)錯(cuò)誤位置正確地糾正了對(duì)應(yīng)的比特。

5 結(jié) 語(yǔ)

本文提出了一種（255，247）循環(huán)漢明碼編譯碼器的設(shè)計(jì)方案，充分利用循環(huán)碼的特性，避免了一般分組碼編譯碼的復(fù)雜結(jié)構(gòu)，且易于實(shí)現(xiàn)。對(duì)編譯碼器進(jìn)行了優(yōu)化并在FPGA上進(jìn)行實(shí)現(xiàn)，資源占用較少，運(yùn)行速率高，譯碼時(shí)延小，可以靈活地選擇不超過255 b的碼組長(zhǎng)度。通過對(duì)編譯碼器進(jìn)行仿真和測(cè)試，結(jié)果表明可以正確地進(jìn)行檢糾錯(cuò)。循環(huán)漢明碼作為一種信道編碼技術(shù)，具有良好的性能和實(shí)用價(jià)值，一般和其他編碼方式組合使用。

在筆者參與的某工程項(xiàng)目中，應(yīng)用了（152，144）編譯碼器。系統(tǒng)中采用循環(huán)漢明碼和卷積碼，正常工作狀態(tài)下，由于需要經(jīng)常切換天線可能引起數(shù)據(jù)反相，經(jīng)Viterbi譯碼和差分譯碼后，會(huì)引起1 b的錯(cuò)誤，經(jīng)過循環(huán)漢明譯碼后消除了錯(cuò)誤，用最小的碼率增加將系統(tǒng)的誤碼率控制在系統(tǒng)要求的≤10e-6指標(biāo)。經(jīng)工程實(shí)踐證明，本設(shè)計(jì)具有很強(qiáng)的工程實(shí)用價(jià)值。

參考文獻(xiàn)

[1] 曹志剛，錢亞生.現(xiàn)代通信原理[M].北京：清華大學(xué)出版社，1992.

[2] 張鳴瑞，鄒世開.編碼理論[M].北京：北京航空航天大學(xué)出版社，1990.

[3] 王新梅，肖國(guó)鎮(zhèn).糾錯(cuò)碼：原理與方法[M].西安：西安電子科技大學(xué)出版社，2001.

[4] PROAKIS J G， SALEHI M. Digital communications [M]. Fifth Edition. Beijing： Publishing House of Electronics Industry， 2009.

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