鄧軍勇，蔣 林，曾澤滄

（西安郵電大學(xué) 電子工程學(xué)院，陜西 西安 710121）

2.5 Gbps收發(fā)器中相位鎖定檢測(cè)電路的設(shè)計(jì)與仿真

鄧軍勇，蔣 林，曾澤滄

（西安郵電大學(xué) 電子工程學(xué)院，陜西 西安 710121）

相位鎖定檢測(cè)電路是鎖相環(huán)環(huán)路的關(guān)鍵電路，其性能的優(yōu)劣直接影響了整個(gè)系統(tǒng)的工作。本文描述了相位鎖定檢測(cè)電路的工作原理，根據(jù)項(xiàng)目實(shí)際提出一種相位鎖定檢測(cè)方案，按照全定制設(shè)計(jì)流程采用SMIC0.18μm CMOS混合信號(hào)工藝完成了電路的設(shè)計(jì)、仿真。結(jié)果表明該電路在2.5 Gbps收發(fā)器電路中可以穩(wěn)定可靠地工作。

相位鎖定檢測(cè)；CMOS電路；鎖相環(huán)；收發(fā)器

鎖相環(huán)是高速多通道串行收發(fā)系統(tǒng)中的關(guān)鍵電路，相位是否準(zhǔn)確對(duì)齊對(duì)于系統(tǒng)性能有著重要影響[1-2]。電荷泵鎖相環(huán)因其穩(wěn)定性高，捕獲范圍大，便于集成等特點(diǎn)而別廣泛應(yīng)用于無線通信、頻率綜合器和時(shí)鐘恢復(fù)電路中，為保證系統(tǒng)性能，鎖相環(huán)通常都集成了相位鎖定檢測(cè)電路。

相位鎖定檢測(cè)電路通常包括模擬鎖定檢測(cè)和數(shù)字鎖定檢測(cè)兩種方法，模擬檢測(cè)方法采用經(jīng)鑒頻鑒相器PFD 輸出的相位誤差，產(chǎn)生脈沖信號(hào)對(duì)外部電容進(jìn)行充電和放電，以指示當(dāng)前相位是否鎖定，精度往往較低；數(shù)字鎖定檢測(cè)方法具有可編程性且設(shè)計(jì)易于實(shí)現(xiàn)等優(yōu)點(diǎn)，但相位誤差參數(shù)受鎖相環(huán)工作環(huán)境的影響較大，可能導(dǎo)致相位誤差超出鎖相環(huán)的最大鎖定窗口[3-4]。

本文根據(jù)2.5 Gbps高速串行收發(fā)器的工作實(shí)際，設(shè)計(jì)了雙環(huán)時(shí)鐘數(shù)據(jù)恢復(fù)電路中鎖相環(huán)路的相位檢測(cè)電路，該電路模擬和數(shù)字方法，采用全定制的數(shù)字設(shè)計(jì)，電路工作精度高，可以達(dá)到時(shí)鐘周期的1/218，能夠滿足G比特級(jí)數(shù)據(jù)收發(fā)的性能要求。電路采用SMIC 0.18μm CMOS工藝實(shí)現(xiàn)并基于spectre進(jìn)行仿真，結(jié)果顯示電路可以正常工作，符合預(yù)期要求。

1 鎖定檢測(cè)電路的結(jié)構(gòu)

電荷泵結(jié)構(gòu)的鎖相環(huán)由鑒頻鑒相器（PFD）、電荷泵（CP）、低通濾波器（LPF）、壓控振蕩器（VCO）和分頻電路組成。鑒頻鑒相器比較輸入?yún)⒖紩r(shí)鐘和反饋時(shí)鐘的頻率、相位誤差，當(dāng)反饋時(shí)鐘落后于參考時(shí)鐘（即正相差）時(shí)，產(chǎn)生UP信號(hào)；當(dāng)反饋時(shí)鐘超前于參考時(shí)鐘時(shí)（即負(fù)相差）產(chǎn)生DOWN信號(hào)。電荷泵連接PFD和濾波器LPF，它實(shí)際是一個(gè)電壓/電流轉(zhuǎn)換器, 將PFD輸出的誤差電壓電壓轉(zhuǎn)換成電流對(duì)低通濾波器進(jìn)行充電、放電[5]，通過低通濾波器轉(zhuǎn)換為壓控振蕩器的控制電壓的升高或降低，從而調(diào)整壓控振蕩器輸出時(shí)鐘相位累積的快慢，分頻電路將VCO的輸出時(shí)鐘進(jìn)行分頻后送給PFD，與外部參考時(shí)鐘進(jìn)行比較，以輸出頻率、相位誤差脈沖，鎖定檢測(cè)電路用于時(shí)鐘的相位對(duì)齊檢測(cè)，保證輸入到時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路的時(shí)鐘的穩(wěn)定[6-8]。

在本文設(shè)計(jì)電路所應(yīng)用的環(huán)境中，鎖相環(huán)輸入的外部參考時(shí)鐘頻率為125 MHz，而分頻器的分頻比為20，那么VCO的輸出時(shí)鐘頻率為2.5 GHz，但由PLL環(huán)路送給收發(fā)器中時(shí)鐘數(shù)據(jù)恢復(fù)電路的是1.25 GHz的時(shí)鐘，因此應(yīng)將VCO的輸出信號(hào)經(jīng)過一個(gè)二分頻及相位調(diào)整電路后才可以送給收發(fā)器供時(shí)鐘數(shù)據(jù)恢復(fù)電路使用。

本文設(shè)計(jì)的相位鎖定檢測(cè)電路結(jié)構(gòu)如圖1所示。該電路主要包括兩個(gè)可實(shí)現(xiàn)218分頻的分頻電路、18組兩輸入異或門構(gòu)成的相位比較電路、一個(gè)18輸入或非門構(gòu)成鎖定檢測(cè)電路。輸入?yún)⒖紩r(shí)鐘和反饋時(shí)鐘分別進(jìn)行18級(jí)分頻，各級(jí)分頻信號(hào)對(duì)應(yīng)異或，其異或結(jié)果送給18輸入的或非門。當(dāng)各級(jí)分頻時(shí)鐘對(duì)應(yīng)相同時(shí)，則異或門輸出為0，此時(shí)經(jīng)時(shí)序輸出PLL_LOCKED信號(hào)為低電平表示鎖定。

圖1 相位鎖定檢測(cè)電路頂層原理圖Fig. 1 Schematic view of phase-locking detection circuit

1)18級(jí)分頻電路

由于將D觸發(fā)器的輸出端取反后連接到輸入端，則輸出信號(hào)即為時(shí)鐘信號(hào)的2分頻[9]。因此要對(duì)時(shí)鐘進(jìn)行218分頻，則只需由將18個(gè)D觸發(fā)器依次級(jí)聯(lián)即可，電路如圖2所示。每個(gè)D觸發(fā)器采用主鎖存器為負(fù)鎖存器、從鎖存器為正鎖存器的主從結(jié)構(gòu)，上升沿觸發(fā)，帶有異步復(fù)位，經(jīng)過仔細(xì)地參數(shù)設(shè)計(jì)，觸發(fā)器工作頻率可以達(dá)到2.5 GHz以上，滿足電路的工作速度要求。

2)相位比較電路

圖2 18級(jí)分頻電路圖Fig. 2 Schematic view of 18-order clock division

相位比較電路由18組獨(dú)立的兩輸入異或門構(gòu)成，每個(gè)異或門用于比較鎖相環(huán)的參考時(shí)鐘的18個(gè)分頻輸出與由壓控振蕩器產(chǎn)生并經(jīng)20分頻后得到的時(shí)鐘的18個(gè)分頻結(jié)果，達(dá)到在時(shí)鐘周期的1/18精度上的相位對(duì)齊。為了保證電路工作的時(shí)序要求，異或門的參數(shù)也經(jīng)過仔細(xì)設(shè)計(jì)與調(diào)試，可以滿足性能要求。異或門電路如圖3所示。

3)鎖定檢測(cè)電路

鎖定檢測(cè)電路由一個(gè)18輸入的準(zhǔn)NMOS或非電路構(gòu)成，在設(shè)計(jì)時(shí)可以增加一點(diǎn)考慮：這里的或非門是18輸入，而且若時(shí)鐘的第一級(jí)分頻結(jié)果就不相同，則之后各級(jí)均不相同。因此可將第一級(jí)分頻結(jié)果同時(shí)作為或非門的偏置信號(hào)，可以起到低功耗控制的作用。電路如圖4所示。

2 電路仿真

為驗(yàn)證電路的功能性能是否符合要求，采用smic0.18um CMOS工藝完成電路設(shè)計(jì)后，在cadence的spectre上進(jìn)行仿真，仿真結(jié)果如圖5所示。從圖中可以看出當(dāng)輸入時(shí)鐘和反饋時(shí)鐘同相以后，需要等待218個(gè)時(shí)鐘周期后會(huì)輸出有效鎖定信號(hào)，整體閉環(huán)仿真中控制電壓逐漸穩(wěn)定，鎖相環(huán)進(jìn)入動(dòng)態(tài)平衡。

圖3 相位比較電路原理圖Fig. 3 Schematic of phase comparation circuit

圖4 鎖定檢測(cè)電路Fig. 4 Schematic of locked detection circuit

圖5 相位鎖定檢測(cè)電路仿真結(jié)果Fig. 5 Simulation waveform of the phase detection circuit

3 結(jié) 論

文中描述了鎖相環(huán)的關(guān)鍵電路，相位鎖定檢測(cè)電路的設(shè)計(jì)與仿真，通過分析常用的相位鎖定檢測(cè)方法，根據(jù)設(shè)計(jì)實(shí)際提出了一種全定制的數(shù)字實(shí)現(xiàn)方案，可以實(shí)現(xiàn)1/18時(shí)鐘周期的精度檢測(cè)，保證了電路的可靠穩(wěn)定工作，采用SMIC 0.18μm CMOS 混合信號(hào)工藝完成了電路的設(shè)計(jì)、仿真，結(jié)果表明該電路在2.5 Gbps時(shí)鐘數(shù)據(jù)恢復(fù)電路中可以穩(wěn)定可靠地工作。

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Design and simulation of phase locking detection circuit in 2.5 Gbps transceiver

DENG Jun-yong, JIANG Lin, ZENG Ze-cang
（School of Electronic Engineering,Xi’an University of Posts & Telecommunications,Xi’an710121,China）

The phase locking detection circuit is a critical part of phase locked loop circuit, and its performance has great influence on the whole system. This paper analyzes the operating principle of phase locking detection circuit, proposes a digital scheme under full-custom design. The new scheme is design under SMIC 0.18μm CMOS mixed-signal process, and with simulation result, the circuit can word stably in the 2.5 Gbps transeceiver.

phase locking detection; CMOS; phase locked loop; transceiver

TN47

A

1674-6236(2014)07-0124-04

2013-10-17稿件編號(hào)201310099

國(guó)家自然科學(xué)基金項(xiàng)目(61272120,61201044); 陜西省教育廳專項(xiàng)科研計(jì)劃項(xiàng)目(2010JK817)

作者簡(jiǎn)介：鄧軍勇(1981—)，男，河北巨鹿人，碩士，講師。研究方向：VLSI系統(tǒng)與計(jì)算機(jī)輔助設(shè)計(jì)。