李凜威，梅教旭，汪 磊，談 圖，高曉明

（中國(guó)科學(xué)院 安徽光學(xué)精密機(jī)械研究所 大氣物理化學(xué)研究室，安徽 合肥 230031）

基于FPGA和以太網(wǎng)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)及實(shí)現(xiàn)

李凜威，梅教旭，汪 磊，談 圖，高曉明

（中國(guó)科學(xué)院 安徽光學(xué)精密機(jī)械研究所 大氣物理化學(xué)研究室，安徽 合肥 230031）

為了滿(mǎn)足網(wǎng)絡(luò)傳輸、可觸發(fā)控制和多路信號(hào)采集的需求，設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA和以太網(wǎng)接口的數(shù)據(jù)采集系統(tǒng)，其中以FPGA為核心，實(shí)現(xiàn)了AD驅(qū)動(dòng)、觸發(fā)控制、串并轉(zhuǎn)換、FIFO緩沖和MAC配置。實(shí)驗(yàn)結(jié)果表明系統(tǒng)設(shè)計(jì)合理，可以達(dá)到預(yù)期功能，這對(duì)同類(lèi)數(shù)據(jù)采集系統(tǒng)有一定的參考價(jià)值。

數(shù)據(jù)采集；觸發(fā)控制；FPGA；以太網(wǎng)

近年來(lái)，基于近紅外可調(diào)諧二極管激光吸收光譜技術(shù)的氣體傳感器得到快速的發(fā)展。在很多實(shí)際應(yīng)用中[1],特別是對(duì)應(yīng)于車(chē)載或機(jī)載應(yīng)用環(huán)境，為保證較高的空間分辨率，需要連續(xù)實(shí)時(shí)地采集分析數(shù)據(jù)。人們通常利用普通商用采集卡連續(xù)采集光譜信號(hào)，然后再尋找特征吸收峰的位置。采用這種方式一方面相對(duì)耗時(shí)，影響采集速率，無(wú)法勝任長(zhǎng)時(shí)間、不間斷的應(yīng)用環(huán)境；另一方面不停地尋找吸收峰位置，在弱吸收信號(hào)的情況下，會(huì)造成較大的測(cè)量誤差,由于采集卡的連續(xù)采集，每次采集卡內(nèi)存溢出，這會(huì)造成一定的數(shù)據(jù)丟失。利用觸發(fā)控制信號(hào)提供采集信號(hào)的起始點(diǎn)，不僅保證采集數(shù)據(jù)的穩(wěn)定，同時(shí)還能保證有選擇地采集數(shù)據(jù)[2]。

目前商用的數(shù)據(jù)采集系統(tǒng)難以滿(mǎn)足較高頻率觸發(fā)采集的需求，普通的商用采集卡很難達(dá)到100Hz的觸發(fā)頻率,導(dǎo)致丟失大量數(shù)據(jù)，影響探測(cè)儀器的準(zhǔn)確性。目前市場(chǎng)上能夠具有高速觸發(fā)采集的采集卡很少，并且價(jià)格昂貴，難以及時(shí)做到維護(hù)和升級(jí)。

文中以FPGA為核心，設(shè)計(jì)了基于以太網(wǎng)接口的可觸發(fā)控制的數(shù)據(jù)采集系統(tǒng)。FPGA具有高集成度，高速度和高可靠性等特點(diǎn)，時(shí)鐘延時(shí)可達(dá)ns級(jí)，完全適用于數(shù)據(jù)采集系統(tǒng)的

實(shí)時(shí)性與可靠性要求；FPGA具有豐富的內(nèi)嵌IP核，可以重復(fù)開(kāi)發(fā)，降低設(shè)計(jì)難度，縮短開(kāi)發(fā)周期，具有較低的開(kāi)發(fā)成本；FPGA可現(xiàn)場(chǎng)編程，易于修改，可根據(jù)實(shí)際應(yīng)用進(jìn)行升級(jí)維護(hù)[3]。以太網(wǎng)傳輸技術(shù)相對(duì)于傳統(tǒng)的傳輸技術(shù)，成本低廉，具有靈活性和較強(qiáng)的兼容性，利用雙絞線或光纖作為傳輸介質(zhì)可實(shí)現(xiàn)長(zhǎng)距離高速傳輸。

1 總體設(shè)計(jì)

總體設(shè)計(jì)如圖1所示，根據(jù)吸收峰的位置，在吸收峰到來(lái)之前給出觸發(fā)信號(hào)。數(shù)據(jù)采集系統(tǒng)在觸發(fā)信號(hào)上升沿到來(lái)時(shí)，啟動(dòng)兩路AD同時(shí)對(duì)兩路模擬信號(hào)進(jìn)行采集，轉(zhuǎn)換后進(jìn)入FPGA，F(xiàn)PGA對(duì)數(shù)據(jù)進(jìn)行處理并計(jì)數(shù)，然后進(jìn)入FIFO緩沖，當(dāng)采集固定點(diǎn)數(shù)的數(shù)據(jù)（包含吸收峰以及附近的一段數(shù)據(jù)），F(xiàn)PGA停止接收數(shù)據(jù)，等待下一次有效觸發(fā)信號(hào)的到來(lái)。當(dāng)FIFO緩沖的數(shù)據(jù)達(dá)到半滿(mǎn)狀態(tài)，取出數(shù)據(jù)并加入U(xiǎn)DP協(xié)議后經(jīng)MAC通過(guò)PHY將數(shù)據(jù)發(fā)送給上位機(jī)。如果置觸發(fā)信號(hào)有效，并將計(jì)數(shù)功能關(guān)閉，可實(shí)現(xiàn)兩路信號(hào)連續(xù)實(shí)時(shí)采集。

數(shù)據(jù)采集系統(tǒng)以FPGA為核心，設(shè)計(jì)采用的FPGA是Altera公司Cyclone III系列的EP3C10E144C8N。具有10 kbit邏輯單元、424 kbit存儲(chǔ)器、23個(gè)18X18乘法器、專(zhuān)用外部存儲(chǔ)器接口電路、鎖相環(huán)(PLL)以及高速差分I/O等。Cyclone III 系列FPGA系列前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低成本和高性能，進(jìn)一步擴(kuò)展了FPGA在成本敏感領(lǐng)域中的應(yīng)用。AD器件采用的是TI公司的采樣速率為250kSPS、16位精度串行輸出的ADS8326。以太網(wǎng)收發(fā)器采用的DM9161CEP是一款完全集成的和符合成本效益單芯片快速以太網(wǎng)PHY

2 AD驅(qū)動(dòng)與數(shù)據(jù)處理模塊

ADS8326工作時(shí)序如圖2所示。CS信號(hào)出現(xiàn)下降沿的時(shí)候，DCLOCK必須為低電平，同時(shí)CS下降沿距離DCLOCK上升沿至少為20 ns。CS信號(hào)下降沿到來(lái)時(shí)，經(jīng)過(guò)5個(gè)DCLOCK的采樣，在第7個(gè)DCLOCK上升沿，AD開(kāi)始從最高位開(kāi)始串行輸出數(shù)據(jù)，轉(zhuǎn)換完成后經(jīng)過(guò)幾個(gè)DCLOCK的Power Down，開(kāi)始進(jìn)行下一次轉(zhuǎn)換。系統(tǒng)嵌入了32位的Nios II處理器，將兩路1bit X 16串行信號(hào)轉(zhuǎn)換成32 bit X 1的一路并行信號(hào)有利于數(shù)據(jù)的傳輸處理。同時(shí)對(duì)串并轉(zhuǎn)換后的數(shù)據(jù)計(jì)數(shù)，保證觸發(fā)控制的準(zhǔn)確性。32位并行信號(hào)需要進(jìn)入FIFO緩沖，因此還需要為FIFO提供使能信號(hào)以及時(shí)鐘信號(hào)。用Verilog HDL硬件語(yǔ)言編寫(xiě)了AD驅(qū)動(dòng)及處理模塊，仿真時(shí)序如圖3所示。

圖1 數(shù)據(jù)采集處理系統(tǒng)Fig. 1 Data acquisition system

圖2 ADS8326工作時(shí)序Fig. 2 ADS8326 timing information

圖3 AD驅(qū)動(dòng)及串并轉(zhuǎn)換仿真時(shí)序Fig. 3 Driver and serial to parallel conversion timing simulation

其中clk為系統(tǒng)輸入時(shí)鐘，tr為外部觸發(fā)信號(hào)，din0和din1為AD轉(zhuǎn)換后的串行信號(hào)。wrreq和s_clk為FIFO的控制信號(hào)和時(shí)鐘信號(hào)，dout為串并轉(zhuǎn)換后的數(shù)據(jù)。從時(shí)序仿真圖來(lái)看，時(shí)序和邏輯都符合設(shè)計(jì)思路，可以達(dá)到預(yù)期要求。

3 SOPC模塊設(shè)計(jì)

在SOPC開(kāi)發(fā)環(huán)境中可以方便的添加32位Nios II處理器、豐富的IP核以及用戶(hù)邏輯等，并用Avalon總線將這些模塊連接起來(lái)，同時(shí)還可以按地址訪問(wèn)以及添加中斷。靈活易用的處理器和豐富的IP核簡(jiǎn)化系統(tǒng)設(shè)計(jì)，降低成本，縮短開(kāi)發(fā)時(shí)間[4]。硬件主要包括Nios II處理器、存儲(chǔ)器、異步FIFO、MAC模塊和通用IO等。添加并連接好的SOPC系統(tǒng)如圖4所示。

Nios II處理器內(nèi)核是一個(gè)32位的RISC處理器，它具有共享的通用指令集結(jié)構(gòu)，專(zhuān)門(mén)針對(duì)Altera的主流FPGA系列進(jìn)行了優(yōu)化。處理器負(fù)責(zé)數(shù)據(jù)和網(wǎng)絡(luò)協(xié)議的處理。

On-Chip Memory是一塊片上RAM，onchip_mem用于程序執(zhí)行和數(shù)據(jù)存儲(chǔ)，descriptor_mem用于SG-DMA的描述符存儲(chǔ)器。

MAC（介質(zhì)訪問(wèn)控制層）主要負(fù)責(zé)控制與鏈接物理層的物理介質(zhì)，MAC模塊調(diào)用了Triple-Speed Ethernet IP核，發(fā)送和接收用的是Avalon-ST接口，用戶(hù)需要通過(guò)此接口對(duì)MAC內(nèi)的接收FIFO和發(fā)送FIFO讀寫(xiě)操作。MAC與外部PHY 使用MII/GMII接口進(jìn)行連接，同時(shí)該模塊可提供MDIO/MDC接口，對(duì)PHY管理[5]。

圖4 SOPC硬件連接圖Fig. 4 Hardware connection diagram

Scatter-Gather DMA可根據(jù)描述符命令，將非連續(xù)的內(nèi)存空間的數(shù)據(jù)傳輸合并到連續(xù)的存儲(chǔ)空間。SG-DMA支持?jǐn)?shù)據(jù)流到存儲(chǔ)器，存儲(chǔ)器到數(shù)據(jù)流以及存儲(chǔ)器之間的傳輸。Avalon總線采用的是Avalon-MM接口，與MAC的Avalon-ST接口不能直接連接，采用了sgdma_tx作為MAC發(fā)送通道，sgdma-rx作為接收通道。SG-DMA在完成當(dāng)前任務(wù)后，會(huì)根據(jù)描述符命令自動(dòng)提取命令字開(kāi)始新的任務(wù)，減少了CPU占用[6]。

DATAin是用戶(hù)邏輯，讓AD轉(zhuǎn)換后的數(shù)據(jù)進(jìn)入SOPC。

異步FIFO用于存儲(chǔ)和緩沖數(shù)據(jù)，同時(shí)可為DATAin提供Avalon-ST接口。

此外還添加了JTAG-UART、SYSID等。

4 軟件設(shè)計(jì)

在Nios II IDE集成開(kāi)發(fā)環(huán)境中可以用C語(yǔ)言完成Nios II處理器的軟件設(shè)計(jì)。軟件設(shè)計(jì)流程如下，首先對(duì)個(gè)模塊初始化，上位機(jī)發(fā)送采集控制信號(hào)，系統(tǒng)開(kāi)始信號(hào)采集。數(shù)據(jù)處理模塊將處理后的32位數(shù)據(jù)送入異步FIFO中，當(dāng)FIFO半滿(mǎn)時(shí)產(chǎn)生中斷，將數(shù)據(jù)取出并加入U(xiǎn)DP協(xié)議，并啟動(dòng)SG-DMA將數(shù)據(jù)傳送到MAC中，最后經(jīng)以太網(wǎng)發(fā)送至上位機(jī)處理。

圖5 Nios II主程序流程圖Fig. 5 Main program flow chart of Niso II

UDP協(xié)議并不提供反饋檢測(cè)，因此UDP協(xié)議并不可靠，需要其他手段保證傳輸?shù)目煽啃?。但正是由于UDP不建立連接、撤銷(xiāo)連接、確認(rèn)報(bào)文等開(kāi)銷(xiāo)，保證了數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性和高效性，這也是它在實(shí)際網(wǎng)絡(luò)尤其是實(shí)時(shí)數(shù)據(jù)傳輸網(wǎng)絡(luò)中廣泛應(yīng)用的主要原因[7]。在誤差允許范圍內(nèi)，UDP可以滿(mǎn)足實(shí)時(shí)傳輸?shù)囊?，本設(shè)計(jì)采用UDP/IP協(xié)議作為以太網(wǎng)傳輸協(xié)議。

5 系統(tǒng)測(cè)試

數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)完成后，還需實(shí)際測(cè)試來(lái)驗(yàn)證可行性。數(shù)據(jù)采集系統(tǒng)通過(guò)以太網(wǎng)接口將數(shù)據(jù)發(fā)送至上位機(jī)，PC機(jī)利用Labview編寫(xiě)的程序?qū)?shù)據(jù)進(jìn)行存儲(chǔ)和顯示。

連續(xù)實(shí)時(shí)采集模式。函數(shù)信號(hào)發(fā)生器產(chǎn)生10 K的正弦波作輸入信號(hào)，采集系統(tǒng)采樣頻率為208 K。根據(jù)采樣定理，采集系統(tǒng)可以完整恢復(fù)正弦信號(hào)，一個(gè)周期平均應(yīng)該采樣20.8個(gè)點(diǎn)。實(shí)際采集圖像如圖7所示，與預(yù)期結(jié)果一致。

圖6 連續(xù)實(shí)時(shí)采集圖Fig. 6 Continuous real-time acquisition waveforms

圖7 外部觸發(fā)控制采集Fig. 7 External trigger control data acquisition

開(kāi)啟觸發(fā)采集功能，利用函數(shù)信號(hào)發(fā)生器提供方波信號(hào)和正弦信號(hào)作為測(cè)試信號(hào)，正弦信號(hào)和方波信號(hào)具有相同的頻率和固定的相位差，如圖7(a)所示。方波信號(hào)頻率為200 Hz，模擬觸發(fā)信號(hào)，標(biāo)記信號(hào)采集的起始點(diǎn)，表明后面的信號(hào)是需要采集的信號(hào)。觸發(fā)信號(hào)上升沿時(shí)開(kāi)始采集，采集320點(diǎn)后停止采集，將采集到的數(shù)據(jù)打包發(fā)送到上位機(jī)，等待下一次觸發(fā)信號(hào)上升沿繼續(xù)采集。上位機(jī)顯示波形如圖7 (b)所示，是一個(gè)穩(wěn)定的波形。同時(shí)利用Wireshark網(wǎng)絡(luò)抓包工具對(duì)數(shù)據(jù)包進(jìn)行分析，測(cè)試時(shí)間3 300 s，獲得數(shù)據(jù)657 545幀，平均每秒199.26幀數(shù)據(jù)，與200 Hz的觸發(fā)頻率基本吻合。實(shí)驗(yàn)結(jié)果與預(yù)期一致。

6 結(jié) 論

基于FPGA[8]和以太網(wǎng)[9]兩種技術(shù)，設(shè)計(jì)了兩路信號(hào)的可觸發(fā)同步采集以及連續(xù)實(shí)時(shí)采集系統(tǒng)，解決了其它采集系統(tǒng)難以有效觸發(fā)采集的問(wèn)題，同時(shí)采用了通用的以太網(wǎng)接口傳輸數(shù)據(jù)。系統(tǒng)測(cè)試結(jié)果表明該采集系統(tǒng)可以達(dá)到200 Hz的雙路觸發(fā)采集，表明設(shè)計(jì)的合理性與準(zhǔn)確性。此數(shù)據(jù)采集系統(tǒng)還可根據(jù)實(shí)際應(yīng)用進(jìn)行升級(jí)維護(hù)，具有廣泛的應(yīng)用前景。

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Design and implementation of a data acquisition system based on FPGA and Ethernet

LI Lin-wei, MEI Jiao-xu, WANG Lei, TAN Tu, GAO Xiao-ming
（Laboratory of Atmospheric Physico-Chemistry,Anhui Institute of Optics & Fine Mechanics,Chinese Academy of Sciences, Hefei230031,China）

A data acquisition system based on FPGA and Ethernet to achieve network transmission, trigger control,and multi-channel signal acquisition has been designed and implemented. This system utilizes FPGA as the core chip to complete the AD driver, trigger control, serial to parallel conversion, FIFO buffering and MAC configuration.Experimental results indicate that the data-acquisition system designed is reasonable and can reach the desired functions. This work has a certain reference value for similar data acquisition system.

data acquisition; trigger control; FPGA; Ethernet

TN-923

A

1674-6236(2014)07-0001-04

2014-01-13稿件編號(hào)201401091

國(guó)家自然科學(xué)基金(41175036)；中國(guó)科學(xué)院儀器設(shè)備功能開(kāi)發(fā)技術(shù)創(chuàng)新項(xiàng)目(YG2011056)

李凜威(1991—)，男，安徽合肥人，碩士研究生。研究方向：數(shù)字電路設(shè)計(jì)及數(shù)據(jù)采集與處理。