潘 波，朱 偉，袁 靜

（重慶金美通信有限責(zé)任公司，重慶400030）

基于SerDes的千兆以太網(wǎng)設(shè)計(jì)與實(shí)現(xiàn)

潘 波，朱 偉，袁 靜

（重慶金美通信有限責(zé)任公司，重慶400030）

采用SerDes作為物理層來(lái)實(shí)現(xiàn)背板互聯(lián)，使各個(gè)插接到背板上的單元板通過(guò)千兆以太網(wǎng)協(xié)議互聯(lián)起來(lái)。簡(jiǎn)要介紹了系統(tǒng)的基本架構(gòu)和互聯(lián)方式后，運(yùn)用Altera公司的CycloneIV芯片實(shí)現(xiàn)的千兆以太網(wǎng)接口通過(guò)SerDes與Broadcom公司的千兆以太網(wǎng)交換芯片互聯(lián)。最后給出了該設(shè)計(jì)的測(cè)試結(jié)果和結(jié)論。

高速串行接口；高速收發(fā)器；千兆以太網(wǎng)；背板

1 引 言

千兆以太網(wǎng)技術(shù)運(yùn)用于背板互聯(lián)已經(jīng)得到了廣泛應(yīng)用，但是傳統(tǒng)的基于1000BASE-T的雙絞線作為傳輸介質(zhì)的方式越來(lái)越受到局限。因?yàn)閭鹘y(tǒng)的1000BASE-T需要使用“PHY＋變壓器”的結(jié)構(gòu)，這樣單元板的小型化就受到了很大限制。

隨著人們對(duì)信息流量需求的不斷增長(zhǎng)，傳統(tǒng)并行接口越來(lái)越難以滿足系統(tǒng)對(duì)傳輸帶寬的要求，過(guò)去主要用于光纖通信的串行通信技術(shù)SerDes正在取代傳統(tǒng)并行總線而成為高速接口設(shè)計(jì)的主流。SerDes是英文SERializer（串行器）／DESerializer（解串器）的簡(jiǎn)稱。它是一種時(shí)分多路復(fù)用（TDM）、點(diǎn)對(duì)點(diǎn)的通信技術(shù)，即在發(fā)送端多路低速并行信號(hào)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過(guò)傳輸媒體（光纜或銅線），最后在接收端高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào)。這種點(diǎn)對(duì)點(diǎn)的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而大大降低通信成本。

該設(shè)計(jì)選用SerDes作為物理層，使用差分信號(hào)線來(lái)傳輸千兆以太網(wǎng)數(shù)據(jù)。CycloneIVGX系列FPGA集成了高速收發(fā)器硬核，其單路傳輸速率可以支持3.125Gb／s的速率。運(yùn)用Altera公司提供的IP核輕松搭建起千兆以太網(wǎng)接口。

2 整機(jī)架構(gòu)

一個(gè)千兆以太網(wǎng)交換板與多個(gè)單元板插接到背板上，多個(gè)單元板通過(guò)星型總線連接到交換板上。這樣各個(gè)單元板之間和單元板通過(guò)交換板可以互通數(shù)據(jù)。傳統(tǒng)的數(shù)據(jù)總線采用標(biāo)準(zhǔn)的千兆以太網(wǎng)。這種方式在交換側(cè)和單元板側(cè)都會(huì)使用變壓器和以太網(wǎng)PHY芯片作為物理層。這部分電路的功耗會(huì)比較高，且占用很多印制板面積。提出使用一種不使用變壓器和以太網(wǎng)PHY芯片作為傳輸層，直接采用高速串行總線SerDes作為傳輸層。交換板的交換芯片采用Broadcom公司的BCM56334芯片，該芯片接口支持SGMII和SerDes兩種方式。SGMII主要用于傳統(tǒng)的標(biāo)準(zhǔn)以太網(wǎng)與PHY連接，SerDes模式可以用作背板互聯(lián)。單元板使用Altera公司的cycloneIVGX系列FPGA來(lái)實(shí)現(xiàn)（見(jiàn)圖1）。

圖1 整機(jī)架構(gòu)

3 高速收發(fā)器結(jié)構(gòu)

Altera公司的CycloneIV GX器件內(nèi)嵌多達(dá)八個(gè)全雙工收發(fā)器，支持600Mbps到3.125 Gbps的串行數(shù)據(jù)速率。

如圖2所示，每個(gè)收發(fā)器通道均由一個(gè)發(fā)送數(shù)據(jù)通路和一個(gè)接收數(shù)據(jù)通路組成。每個(gè)數(shù)據(jù)通路又由以下兩部分構(gòu)成。

物理介質(zhì)附加子層（PMA）：包括I／O緩沖器的模擬電路、時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）、串行器／解串器（SerDes）以及用于優(yōu)化串行數(shù)據(jù)通道性能的可編程預(yù)加重與均衡。

物理編碼子層（PCS）：包括兼容所支持協(xié)議的收發(fā)器中數(shù)字功能的硬核邏輯實(shí)現(xiàn)。主要包括8／10bit編解碼，數(shù)據(jù)緩沖等功能。

圖2 高速收發(fā)器結(jié)構(gòu)

FPGA架構(gòu)中的輸出并行數(shù)據(jù)通過(guò)發(fā)送器PCS和PMA進(jìn)行傳輸，并作為串行數(shù)據(jù)被發(fā)送。接收到的輸入串行數(shù)據(jù)通過(guò)接收器PMA和PCS傳輸?shù)紽PGA邏輯中。

4 千兆以太網(wǎng)實(shí)現(xiàn)

使用Altera公司提供的三速以太網(wǎng)IP核構(gòu)建物理層，對(duì)外傳輸方式選擇使用SerDes，物理層傳輸協(xié)議選用1000BASE-X。使用用戶邏輯實(shí)現(xiàn)的GMAC與CPU相連實(shí)現(xiàn)數(shù)據(jù)鏈路層的處理。使用的高速收發(fā)器速率為1.25Gbps。如圖3所示。

在CPU接收端，從背板側(cè)收到的串行數(shù)據(jù)通過(guò)PMA＋PCS的物理層處理轉(zhuǎn)換為并行的GMII接口數(shù)據(jù)。GMAC通過(guò)GMII接口將數(shù)據(jù)收下來(lái)，去掉前導(dǎo)碼，進(jìn)行CRC校驗(yàn)，并完成MAC地址匹配。將MAC地址匹配且通過(guò)CRC校驗(yàn)正確的數(shù)據(jù)包寫(xiě)入到SDRAM進(jìn)行緩存，然后CPU通過(guò)FIFO接口從SDRAM讀取數(shù)據(jù)。將收到的數(shù)據(jù)放入SDRAM進(jìn)行緩存是因?yàn)閺木W(wǎng)絡(luò)側(cè)收到的數(shù)據(jù)包會(huì)有突發(fā)性。對(duì)大數(shù)據(jù)量的突發(fā)數(shù)據(jù)包，CPU會(huì)處理不過(guò)來(lái)。所以需要將其緩存下來(lái)等待CPU讀取。在CPU發(fā)送端，CPU將數(shù)據(jù)寫(xiě)入到FIFO緩存，GMAC將數(shù)據(jù)加上前導(dǎo)碼和CRC校驗(yàn)數(shù)據(jù)，通過(guò)GMII接口將數(shù)據(jù)傳送給PMA＋PCS物理層處理。最后通過(guò)SerDes在背板上傳輸。

圖3 千兆以太網(wǎng)邏輯框圖

該系統(tǒng)中CPU使用軟核NIOS處理器來(lái)實(shí)現(xiàn)的，CPU通過(guò)中斷方式來(lái)讀取或發(fā)送數(shù)據(jù)。CPU上運(yùn)行UC／OS操作系統(tǒng)，使用操作系統(tǒng)自帶的TCP／IP協(xié)議棧。軟件需要完成驅(qū)動(dòng)層的數(shù)據(jù)處理，也就是GMAC接口與協(xié)議棧之間的數(shù)據(jù)交互。這樣NIOS就可以完成千兆以太網(wǎng)的上層數(shù)據(jù)處理。

5 性能測(cè)試

測(cè)試框圖如圖4所示。將交換板和單元板插接到背板上，交換板前面板上的以太網(wǎng)口與計(jì)算機(jī)連接。分別在交換板和單元板的SerDes接收端設(shè)置測(cè)試點(diǎn)TEST1和TEST2，用于測(cè)試線路質(zhì)量。

圖4 測(cè)試框圖

將計(jì)算機(jī)的IP地址設(shè)置為192.168.1.2，單元板的IP地址設(shè)置為192.168.1.1。交換板與計(jì)算機(jī)之間用網(wǎng)線進(jìn)行連接，單元板與交換板之間用SerDes進(jìn)行連接。加電啟動(dòng)完畢后，通過(guò)交換芯片的管理網(wǎng)頁(yè)查看到，與計(jì)算機(jī)和單元板連接的網(wǎng)口都為1000M連接。在計(jì)算機(jī)上發(fā)起ping包測(cè)試，測(cè)試結(jié)果如下表所示。通過(guò)測(cè)試可以看出，丟包率滿足小于0.1%的要求。

表1 ping包測(cè)試結(jié)果

使用安捷倫公司生產(chǎn)的高速示波器分別在TEST1和TEST2處測(cè)試高速信號(hào)眼圖。如圖5所示。從眼圖定性來(lái)看，經(jīng)過(guò)背板傳輸后的信號(hào)質(zhì)量可靠。

圖5 眼圖測(cè)試

6 結(jié)束語(yǔ)

本設(shè)計(jì)采用SerDes技術(shù)來(lái)實(shí)現(xiàn)背板互聯(lián)，傳輸?shù)氖乔д滓蕴W(wǎng)數(shù)據(jù)。作為機(jī)內(nèi)互聯(lián)方式，在不需要遠(yuǎn)距離傳輸?shù)那闆r下，拋棄了原來(lái)的千兆以太網(wǎng)架構(gòu)，達(dá)到了簡(jiǎn)化設(shè)計(jì)、降低功耗的目的，使系統(tǒng)的可靠性得到提高。在實(shí)現(xiàn)SerDes傳輸千兆以太網(wǎng)后，為考慮采用4對(duì)SerDes來(lái)傳輸萬(wàn)兆以太網(wǎng)打下了基礎(chǔ)。

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Gigabit Ethernet’s Design and Im plementation Based on SerDes

PAN Bo，ZHUWei，YUAN Jing
（Chongqing Jin Mei Communication Co.，LTD，Chongqing 400030，China）

The backplane＇s interconnection is achieved by using SerDes as the PHYsical layer so that each unit isplugged into the backplane board interconnects by Gigabit Ethernet protocol.This paper describes the basic architecture and interconnectionmethod.The interface of Gigabit Ethernet is realized by using the chip of cycloneIV from Altera and is interconnected with Broadcom＇s Gigabit Ethernet switch chip via SerDes.The test results and conclusions of the design are completely given in the paper.

SerDes；Transceiver；GbE；Backplane

10.3969／j.issn.1002-2279.2014.01.010

TP274

：A

：1002-2279（2014）01-0032-03

潘波（1984-），男，重慶市人，碩士研究生，主研方向：有線通信設(shè)備整機(jī)架構(gòu)研究。

2013-07-22