樊多盛，施韶華，李孝輝

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基于CPLD的高精度可調(diào)脈沖信號(hào)發(fā)生器研制

樊多盛1,2,3，施韶華1,2，李孝輝1,2

（1. 中國科學(xué)院國家授時(shí)中心，西安 710600；2. 中國科學(xué)院時(shí)間頻率基準(zhǔn)重點(diǎn)實(shí)驗(yàn)室，西安 710600；3. 中國科學(xué)院大學(xué)，北京 100049）

為滿足精密時(shí)間間隔測量設(shè)備的測試需要，研制了一種時(shí)間間隔可調(diào)的高精度脈沖信號(hào)發(fā)生器。利用計(jì)算機(jī)串口控制的方式，結(jié)合復(fù)雜可編程邏輯器件（CPLD）集成度高、可靠性好及工作速度快的優(yōu)點(diǎn)，采用Altera公司的設(shè)計(jì)軟件Quartus II進(jìn)行設(shè)計(jì)仿真及實(shí)現(xiàn)。仿真與實(shí)測實(shí)驗(yàn)表明，該脈沖信號(hào)發(fā)生器不僅可以產(chǎn)生單路可調(diào)脈沖信號(hào)，而且能產(chǎn)生多路可調(diào)脈沖信號(hào)，產(chǎn)生的單路秒脈沖信號(hào)的1s取樣Allan方差為1.84×10-11;產(chǎn)生的時(shí)間間隔為100 ns的多路脈沖信號(hào)的1s取樣Allan方差為2.36×10-11，2路信號(hào)之間的時(shí)間間隔數(shù)據(jù)系列的峰-峰值為101ps，可以滿足多通道時(shí)間間隔測量設(shè)備測試要求的穩(wěn)定度與準(zhǔn)確度。

脈沖信號(hào)發(fā)生器；復(fù)雜可編程邏輯器件（CPLD）；時(shí)間間隔

0 引言

在評(píng)估測試多通道時(shí)間間隔測量設(shè)備時(shí)，需要一個(gè)穩(wěn)定性好準(zhǔn)確度高的時(shí)間間隔可調(diào)的脈沖信號(hào)發(fā)生器[1-3]。然而，目前市場上大部分脈沖信號(hào)發(fā)生器的穩(wěn)定度與準(zhǔn)確度及通道數(shù)量不滿足產(chǎn)生測試信號(hào)的要求。

本文研制的高精度可調(diào)脈沖信號(hào)發(fā)生器，是在外部提供參考信號(hào)（如常見的5，10，100 MHz等）的條件下，使用可編程邏輯器件CPLD實(shí)現(xiàn)的多路可調(diào)脈沖信號(hào)發(fā)生器，可為多通道時(shí)間間隔測量設(shè)備提供測試信號(hào)。

1 工作原理

脈沖信號(hào)發(fā)生器是基于預(yù)置累加計(jì)數(shù)器而產(chǎn)生的。在預(yù)置計(jì)數(shù)器中，當(dāng)測量結(jié)果超出某個(gè)數(shù)值（基數(shù)）時(shí)，預(yù)置計(jì)數(shù)器將輸出一個(gè)電壓信號(hào)。首先給計(jì)數(shù)器設(shè)置一個(gè)基數(shù)，當(dāng)外部周期性參考信號(hào)到來時(shí)，該計(jì)數(shù)器便開始累加計(jì)數(shù)，當(dāng)計(jì)數(shù)值超出預(yù)置的基數(shù)時(shí)，便輸出一個(gè)脈沖信號(hào)。通過外部實(shí)時(shí)發(fā)送數(shù)據(jù)改變計(jì)數(shù)器的基數(shù)，即可實(shí)現(xiàn)頻率可調(diào)的單路脈沖信號(hào)。對(duì)于多路脈沖信號(hào)，是給計(jì)數(shù)器設(shè)置多個(gè)基數(shù)，用同一個(gè)計(jì)數(shù)變量對(duì)參考信號(hào)進(jìn)行累加計(jì)數(shù)，當(dāng)計(jì)數(shù)變量超出其中一個(gè)基數(shù)時(shí)，便輸出一個(gè)脈沖信號(hào)，從而產(chǎn)生多路脈沖信號(hào)。當(dāng)然，計(jì)數(shù)變量有限制范圍，超過最大限制范圍，便開始下一次計(jì)數(shù)。同理，改變其特定的基數(shù)，可實(shí)現(xiàn)多路脈沖之間的時(shí)間間隔的實(shí)時(shí)可調(diào)性[4-6]。脈沖信號(hào)發(fā)生器脈沖輸出示意圖見圖1。

圖1 脈沖信號(hào)發(fā)生器波形圖

當(dāng)外部輸入10 MHz的參考方波信號(hào)，對(duì)其上升沿進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)到9 999 999時(shí)，CPLD輸出一個(gè)脈沖信號(hào)，以此實(shí)現(xiàn)秒脈沖信號(hào)。通過計(jì)算機(jī)RS232接口向CPLD發(fā)送數(shù)據(jù)，使計(jì)數(shù)基數(shù)為999 999，從而調(diào)節(jié)脈沖信號(hào)的頻率，實(shí)現(xiàn)百毫秒脈沖信號(hào)。其他單路脈沖信號(hào)，以此類推[7-9]。

對(duì)于多路脈沖信號(hào)，在同樣外部參考情況下，若設(shè)置其中一個(gè)基數(shù)為9 999 999，另外一個(gè)基數(shù)為9 999 998，便可產(chǎn)生時(shí)間間隔為100 ns的兩路脈沖信號(hào)；若改變基數(shù)9 999 998為9 999 996，兩路脈沖信號(hào)的時(shí)間間隔可實(shí)時(shí)變成300 ns。總之，通過計(jì)算機(jī)串口改變計(jì)數(shù)基數(shù)，可實(shí)時(shí)調(diào)整多路脈沖信號(hào)之間的時(shí)間間隔[10-11]。

2 總體實(shí)現(xiàn)方法

可調(diào)脈沖信號(hào)發(fā)生器的核心器件是CPLD，包括接收器與計(jì)數(shù)器的設(shè)計(jì)。計(jì)算機(jī)通過RS232接口連接至CPLD，實(shí)時(shí)發(fā)送一定格式的數(shù)據(jù)，實(shí)現(xiàn)對(duì)其輸出單路脈沖信號(hào)頻率及多路脈沖信號(hào)之間時(shí)間間隔的有效調(diào)節(jié)控制，通過外部選擇按鈕選擇單路脈沖輸出還是多路脈沖輸出。50MHz晶振為CPLD的異步串口接收提供參考信號(hào)。在輸入?yún)⒖夹盘?hào)的條件下，通過計(jì)算機(jī)實(shí)時(shí)控制，CPLD輸出單路可調(diào)脈沖信號(hào)或多路可調(diào)脈沖信號(hào)。輸入?yún)⒖夹盘?hào)，作為對(duì)CPLD的激勵(lì)信號(hào)，可以是10，20，100 MHz等。輸出的單路脈沖信號(hào)是指常見的秒脈沖、毫秒脈沖、微秒脈沖等。多路可調(diào)脈沖信號(hào)，在CPLD的I/O口允許條件下，可以根據(jù)測試信號(hào)要求，同時(shí)輸出任意路脈沖信號(hào)，其時(shí)間間隔的范圍受限于外部參考信號(hào)與給計(jì)數(shù)器設(shè)置的最大基數(shù)。該系統(tǒng)結(jié)構(gòu)見圖2。

圖2 系統(tǒng)結(jié)構(gòu)圖

該系統(tǒng)能實(shí)現(xiàn)單路脈沖信號(hào)輸出或同時(shí)輸出8路脈沖信號(hào)，脈沖路數(shù)根據(jù)測試要求進(jìn)行選擇。脈沖最小時(shí)間間隔是外參考輸入信號(hào)的一個(gè)周期，脈沖最大時(shí)間間隔取決于計(jì)數(shù)器，脈沖信號(hào)的穩(wěn)定性與準(zhǔn)確度主要取決于參考信號(hào)的性能。

3 CPLD實(shí)現(xiàn)

3.1 CPLD的硬件電路設(shè)計(jì)

硬件電路設(shè)計(jì)，主要是實(shí)現(xiàn)CPLD的外圍電路，包括串口接收處理與控制電路和電源電路等。

在硬件電路設(shè)計(jì)中，選用的CPLD是Altera公司MAX‖系列EPM240T1005C，該芯片具有低功耗、高速度以及高速I/O計(jì)數(shù)等性能，是業(yè)界普遍使用、性能穩(wěn)定、低功耗且性價(jià)比高的一款可編程邏輯器件[12-13]。

脈沖信號(hào)發(fā)生器輸出信號(hào)的時(shí)間間隔是通過計(jì)算機(jī)來控制的，可以采用串行接口、PS/2、USB或無線通信接口等實(shí)現(xiàn)計(jì)算機(jī)與CPLD之間的通信，本設(shè)計(jì)中采用常見的串行接口[4]。串行通信接口采用RS-232C標(biāo)準(zhǔn)，為單向不平衡傳輸方式，以負(fù)邏輯規(guī)定邏輯電平，即邏輯1表示為信號(hào)電平-5～-15 V，邏輯0表示為信號(hào)電平+5～+15 V，最大傳送距離15 m，最大傳送速率20 kbit/s。平時(shí)線路保持為1，傳送數(shù)據(jù)開始時(shí)，先送起始位（0），然后傳8（或7，6，5）個(gè)數(shù)據(jù)位（0，1），接著可傳1位奇偶校驗(yàn)位，最后為1～2個(gè)停止位（1），由此可見，傳送一個(gè)ASCII字符（7位），加上同步信號(hào)最少需9位數(shù)據(jù)位。

串行通信，一般采用專用芯片來協(xié)調(diào)處理串行數(shù)據(jù)的發(fā)送接收，稱為通用異步發(fā)送/接收器（UART），以節(jié)省CPU的時(shí)間，提高程序運(yùn)行效率。該系統(tǒng)中采用MAX232芯片來處理串行通信[14]。

在系統(tǒng)板上，MAX232工作時(shí)需5V電源，而EPM240T1005C工作時(shí)需要3.3 V電源。在外部提供5 V電源的前提下，采用REG1117M3電源轉(zhuǎn)化芯片將輸入5 V轉(zhuǎn)為3.3 V，從而實(shí)現(xiàn)整個(gè)系統(tǒng)的供電。高穩(wěn)定的精密電源對(duì)系統(tǒng)的穩(wěn)定度和準(zhǔn)確度有極大的影響，故系統(tǒng)電源需特殊處理與保護(hù)，即對(duì)CPLD的供電電源須進(jìn)行電容濾波。若將芯片MAX232換為MAX3232芯片，電源供電電壓就統(tǒng)一為3.3 V，因而使設(shè)計(jì)更加簡潔。系統(tǒng)硬件電路圖見圖3。

圖3 系統(tǒng)硬件電路圖

在圖3中，為便于表示，將EPM240T1005C（CPLD）分為U1A，U1B及U1C3個(gè)部分，其中U1A為芯片的輸入輸出端口，U1B為芯片的下載端口，U1C為芯片的電壓部分。CPLD的IO76端口（RXD為連接標(biāo)識(shí)）通過MAX232芯片與外控計(jì)算機(jī)連接；CPLD的IO64端口（INC為連接標(biāo)識(shí)）為外部參考信號(hào)輸入端；CPLD的IO1端口及IO77~IO88端口為脈沖信號(hào)輸出端；CPLD的IO20端口（CZ0為連接標(biāo)識(shí)）為外部選擇端口；50 MHz晶振X1通過CLK0連接到CPLD的IO20端，外部5 V電源通過REG1117轉(zhuǎn)換為3.3 V電源，為CPLD提供電壓。其硬件電路實(shí)現(xiàn)圖見圖4。

圖4 硬件電路實(shí)現(xiàn)圖

3.2 軟件設(shè)計(jì)

軟件設(shè)計(jì)的任務(wù)是基于計(jì)算機(jī)開發(fā)軟件平臺(tái)在CPLD上實(shí)現(xiàn)計(jì)數(shù)器與串口接收器等。

CPLD是超大規(guī)模可編程邏輯器件，實(shí)現(xiàn)編程常用的硬件電路描述語言有VHDL與Verilog HDL，本設(shè)計(jì)采用VHDL語言。VHDL語言是美國IEEE標(biāo)準(zhǔn)協(xié)會(huì)于1987年公布的通用工業(yè)標(biāo)準(zhǔn)硬件描述語言，1995年，我國將VHDL作為EDA硬件描述語言的國家標(biāo)準(zhǔn)，用語言的方式而非圖形等方式描述硬件電路[15]。

VHDL主要用于描述數(shù)字電路系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格十分類似于一般的計(jì)算機(jī)高級(jí)語言。使用該語言，端口設(shè)計(jì)方便，易實(shí)現(xiàn)設(shè)計(jì)思路，不僅可以采用自頂向下設(shè)計(jì)流程，也可以采用自下向上的設(shè)計(jì)方案。

軟件設(shè)計(jì)中的關(guān)鍵部分是計(jì)數(shù)器，計(jì)數(shù)器的設(shè)計(jì)思路直接決定了脈沖信號(hào)的穩(wěn)定度與精度。經(jīng)過多次實(shí)驗(yàn)設(shè)計(jì)與仿真，發(fā)現(xiàn)采用十進(jìn)制整數(shù)計(jì)數(shù)或直接調(diào)用庫函數(shù)計(jì)數(shù)器等，誤差都比較大，最后決定采用32位的位累加計(jì)數(shù)器，誤差非常小、穩(wěn)定可靠、設(shè)計(jì)思路簡潔且能實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。具體軟件設(shè)計(jì)流程見圖5。

注：rst表示單路脈沖信號(hào)還是多路脈沖信號(hào)，m表示基數(shù)（初始化設(shè)置），m1表示另外一個(gè)基數(shù)（串口接收數(shù)據(jù)），st 表示用于設(shè)定單路時(shí)脈沖信號(hào)的頻率（通過串口獲得數(shù)據(jù)），tmp表示計(jì)數(shù)變量，c，c1表示輸出的2路脈沖信號(hào)。

文中的專用接收器是在CPLD上編程實(shí)現(xiàn)的。CPLD上的接收器接收來自計(jì)算機(jī)的數(shù)據(jù)，需要外部提供參考時(shí)鐘信號(hào)。在本系統(tǒng)中，串口軟件發(fā)送數(shù)據(jù)的發(fā)送速率選取為9 600 bit/s，因此在設(shè)計(jì)串口接收器時(shí)，為便于分頻，選用50 MHz的晶振作為參考信號(hào)。

在CPLD串口接收器（UART）設(shè)計(jì)方面，其接收數(shù)據(jù)格式的轉(zhuǎn)化是指 CPLD與計(jì)算機(jī)之間交互的數(shù)據(jù)格式轉(zhuǎn)化。計(jì)算機(jī)串口軟件發(fā)送數(shù)據(jù)格式是按字節(jié)的方式，且對(duì)于多位數(shù)據(jù)，先發(fā)低位再發(fā)高位。而CPLD接收數(shù)據(jù)時(shí)，是按照位的方式接收，且接收的數(shù)據(jù)是按照從低位到高位存儲(chǔ)。因此，CPLD接收的計(jì)算機(jī)串口數(shù)據(jù)需要轉(zhuǎn)化后才可使用。又計(jì)算機(jī)串口軟件發(fā)送一個(gè)字節(jié)，僅能發(fā)送一位十進(jìn)制數(shù)，而這個(gè)字節(jié)高四位與該數(shù)無關(guān)，但該高四位在CPLD中需占用邏輯單元，造成資源浪費(fèi)。因此，計(jì)算機(jī)串口軟件采用十六進(jìn)制的方式發(fā)送數(shù)據(jù)。所需發(fā)送的十進(jìn)制數(shù)據(jù)在發(fā)送前需要轉(zhuǎn)化為十六進(jìn)制格式。根據(jù)計(jì)數(shù)器的設(shè)計(jì)，CPLD只能接收8位十六進(jìn)制數(shù)據(jù)，字長為4字節(jié)的32位二進(jìn)制數(shù)，數(shù)值的范圍為0～4 294 967 295。因此，為了準(zhǔn)確控制脈沖信號(hào)相位，計(jì)算機(jī)串口軟件每次必須發(fā)送8位十六進(jìn)制數(shù)據(jù)。圖6是CPLD數(shù)據(jù)格式轉(zhuǎn)化示意圖。

圖6 CPLD數(shù)據(jù)格式轉(zhuǎn)化示意圖

4 仿真實(shí)驗(yàn)

仿真實(shí)驗(yàn)是在Quartus II 9.0軟件平臺(tái)上進(jìn)行的，該設(shè)計(jì)平臺(tái)在實(shí)現(xiàn)軟件設(shè)計(jì)的同時(shí)還提供了豐富的其他功能，如仿真、時(shí)序分析與逼近、功耗分析及調(diào)試等，這極大地縮短了設(shè)計(jì)周期，提高了開發(fā)效率，而且該功能仿真與實(shí)際電路實(shí)現(xiàn)功能相比誤差較小。此外利用該平臺(tái)還可實(shí)現(xiàn)JTAG下載等。本文選取的仿真實(shí)驗(yàn)是指功能仿真實(shí)驗(yàn)。設(shè)置參考信號(hào)為100 MHz，基數(shù)為9時(shí)，其單路輸出為百納秒脈沖信號(hào)，仿真圖見圖7。在同樣的外部輸入?yún)⒖夹盘?hào)下，設(shè)置一個(gè)基數(shù)為9，另外一個(gè)基數(shù)為7，即多路脈沖信號(hào)之間的時(shí)間間隔為70 ns，其多路脈沖信號(hào)仿真實(shí)驗(yàn)圖見圖8。

在仿真實(shí)驗(yàn)中，表示參考信號(hào)，與1表示輸出脈沖信號(hào)。由圖7、圖8可以看到，輸出脈沖信號(hào)的寬度為輸入信號(hào)的一個(gè)周期，輸入信號(hào)上升沿與輸出信號(hào)上升沿是同步的，沒有毛刺與相位差，這說明了本設(shè)計(jì)中選取位累加計(jì)數(shù)器的方案是正確的。

圖7 單路脈沖信號(hào)仿真圖

圖8 多路脈沖信號(hào)仿真圖

5 測試實(shí)驗(yàn)

5.1 單路脈沖信號(hào)測試實(shí)驗(yàn)

在系統(tǒng)單路測試實(shí)驗(yàn)中，首先將中國科學(xué)院國家授時(shí)中心UTC（NTSC）主鐘的10MHz信號(hào)作為HROG10（相位微調(diào)儀）的外部參考信號(hào)，由HROG10輸出高穩(wěn)定度的10 MHz信號(hào)，將HROG10輸出的10MHz信號(hào)提供給基于CPLD的高精度可調(diào)脈沖信號(hào)發(fā)生器，由該脈沖信號(hào)發(fā)生器產(chǎn)生單路脈沖信號(hào)，最后，使用時(shí)間間隔計(jì)數(shù)器SR620測量HROG10輸出1PPS與該脈沖信號(hào)發(fā)生器產(chǎn)生的秒脈沖的時(shí)間間隔，對(duì)該可調(diào)脈沖信號(hào)發(fā)生器產(chǎn)生單路脈沖信號(hào)的穩(wěn)定性和準(zhǔn)確度進(jìn)行評(píng)價(jià)。單路脈沖信號(hào)測試框圖見圖9。曾于2012年11月1日00:00到04:00每秒取一個(gè)數(shù)據(jù)，共采樣14 000個(gè)數(shù)據(jù)，由取樣數(shù)據(jù)計(jì)算得到該可調(diào)脈沖信號(hào)發(fā)生器產(chǎn)生秒脈沖信號(hào)的1 s取樣Allan方差為1.84×10-11，見圖10。

圖9 單路脈沖信號(hào)測試框圖

圖10 Allan方差

5.2 多路脈沖信號(hào)測試實(shí)驗(yàn)

在系統(tǒng)多路測試實(shí)驗(yàn)中，將國家授時(shí)中心UTC（NTSC）主鐘的10 MHz信號(hào)作為HROG10（相位微調(diào)儀）的外部參考信號(hào)，由HROG10輸出高穩(wěn)定度的10 MHz信號(hào)，將HROG10輸出的10 MHz信號(hào)提供給基于CPLD的高精度可調(diào)脈沖信號(hào)發(fā)生器，由該脈沖信號(hào)發(fā)生器產(chǎn)生多路脈沖信號(hào)，最后，使用時(shí)間間隔計(jì)數(shù)器SR620測量該脈沖信號(hào)發(fā)生器產(chǎn)生的2路脈沖信號(hào)的時(shí)間間隔，對(duì)該可調(diào)脈沖信號(hào)發(fā)生器產(chǎn)生的多路脈沖信號(hào)的穩(wěn)定度和準(zhǔn)確度進(jìn)行評(píng)價(jià)。多路脈沖信號(hào)測試原理框圖見圖11。

圖11 多路脈沖信號(hào)測試框圖

取2路脈沖信號(hào)的時(shí)間間隔分別為10 s，1 s，100 ms，10 ms，1 ms，100μs，10μs，1μs，500 ns，200 ns和100 ns，進(jìn)行測量。測量所得各個(gè)時(shí)間間隔相對(duì)偏差（2路信號(hào)之間的時(shí)間間隔與標(biāo)準(zhǔn)值之差）的均值、2路信號(hào)之間的時(shí)間間隔數(shù)據(jù)系列的峰-峰值和1 s取樣的Allan方差值見表1。以2路脈沖信號(hào)的時(shí)間間隔為1 s，100 ms，1μs及200 ns的情況為例繪制相對(duì)時(shí)間偏差圖和Allan方差圖，分別示于圖12至圖15和圖16至圖19。

表1 測量結(jié)果

圖13 時(shí)間間隔為100 ms的相對(duì)時(shí)間偏差

圖14 時(shí)間間隔為1 ns的相對(duì)時(shí)間偏差

圖15 時(shí)間間隔為200 ns的相對(duì)時(shí)間偏差

圖16 時(shí)間間隔為1 s的Allan方差

圖17 時(shí)間間隔為100 ms的Allan方差

圖18 時(shí)間間隔為1 μs的Allan方差

圖19 時(shí)間間隔為200 ns的Allan方差

在測量中，信號(hào)電纜時(shí)延差為5.59963 ns，另外有BNC接頭時(shí)間差、硬件電路走線時(shí)間差及隨機(jī)誤差等，故從表1看出，該可調(diào)脈沖信號(hào)發(fā)生器產(chǎn)生脈沖的時(shí)間間隔是準(zhǔn)確的，最小時(shí)間間隔取決于外部參考信號(hào)，最大時(shí)間間隔取決于硬件計(jì)數(shù)器的最大基數(shù)。表1及圖12至圖15、圖16至圖19表明，該可調(diào)信號(hào)發(fā)生器產(chǎn)生的脈沖信號(hào)是穩(wěn)定可靠的。

6 結(jié)論

本文研制的基于CPLD的高精度可調(diào)脈沖信號(hào)發(fā)生器充分利用了CPLD數(shù)字器件及VHDL語言的優(yōu)點(diǎn)，設(shè)計(jì)清晰簡潔，控制靈巧方便。它可以為多通道時(shí)間間隔測量設(shè)備提供單路可調(diào)的測試脈沖信號(hào)或多路可調(diào)的測試脈沖信號(hào)，在評(píng)估測試多通道時(shí)間間隔測量設(shè)備試驗(yàn)中得到了具體應(yīng)用。通過實(shí)驗(yàn)測試證明，該可調(diào)脈沖信號(hào)發(fā)生器準(zhǔn)確性好、穩(wěn)定度高、性價(jià)比高、應(yīng)用前景廣闊。若使用精密專業(yè)供電電源，該可調(diào)脈沖信號(hào)發(fā)生器的性能會(huì)更加穩(wěn)定。另外，若將計(jì)算機(jī)控制改進(jìn)為微系統(tǒng)（單片機(jī)或FPGA等）控制，可調(diào)脈沖信號(hào)發(fā)生器便可微型化，方便測試使用。

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Development of an adjustable high-precision pulse signal generator based on CPLD

FAN Duo-sheng1,2,3, SHI Shao-hua1,2, LI Xiao-hui1,2

(1. National Time Service Center, Chinese Academy of Sciences, Xi′an 710600, China; 2. Key Laboratory of Time and Frequency Primary Standards, National Time Service Center, Chinese Academy of Sciences, Xi′an 710600, China; 3. University of Chinese Academy of Sciences, Beijing 100049, China)

To meet the test requirement of the precise time interval measurement equipments, we designed a phase-adjustable high-precision pulse signal generator. In the design, simulation and hardware-implementation, the computer serial port control mode was adopted, the complex programmable logic device (CPLD), which has the advantages of high level of integration/good reliability/fast operating speed, was utilized, and the Altera's Quartus II software was adopted. The result of simulation and experiment shows that the pulse signal generator can not only generate a single adjustable pulse signal, but also generate the multi-channel adjustable pulse signals. The Allan(＝1s) for the single 1PPS signal is 1.84×10-11, the Allan variance(＝1s) for the multi-channel pulse signals with a time interval of 100 ns is 2.36×10-11, and the peak-peak value of the time interval data series for two channels of signal is 101ps. This pulse signal generator can meet the needs of the multi-channel time interval measurement equipment in stability and accuracy.

pulse signal generator; CPLD(complex programmable logic device); time interval

TN782

A

1674-0637(2014)01-0025-09

2013-04-22

國家自然科學(xué)基金資助項(xiàng)目（61001076）；國家重大科研儀器設(shè)備研制專項(xiàng)資助項(xiàng)目（61127901）

樊多盛，男，碩士研究生，主要從事高精度時(shí)間頻率測量與控制研究。