吳小龍 吳梅株 方慶玲 陳 煥 劉曉陽 編譯

（江南計算技術研究所，江蘇 無錫 214083）

超薄CPU BGA封裝的無芯載板技術研究

吳小龍 吳梅株 方慶玲 陳 煥 劉曉陽 編譯

（江南計算技術研究所，江蘇 無錫 214083）

無芯載板封裝技術，因為其Z向高度需求低，在微型移動設備方面非常具有吸引力。為了充分表述無芯封裝技術的高品質和多功能性，需要研究這項技術的幾個特定方面，以了解其優(yōu)缺點。設計制造了一款典型的無芯板BGA封裝的樣板，并表征了其電源特性和IO信號完整性。通過采用標準有芯BGA封裝和無芯BGA封裝，對比兩種封裝的性能。

超薄中央處理器；球柵陣列封裝；無芯基板；Z向高度

在電子封裝領域，減小封裝Z向高度的壓力正在逐漸增大，它將直接影響微電子封裝的方式。業(yè)內典型減薄封裝厚度的方法包括：減薄硅膠的厚度，減薄載板厚度（減少載板層數(shù)和減薄芯板厚度），降低二級互連的高度[使用尺寸更小的BGA（球柵陣列）焊接球]。通過這些改進方式，封裝厚度較之上一代都大幅減薄，但由于無源元件之間結構互倚性和電路板結構特征，這些方法都受到限制。尤其是不起眼的BGA段逐漸增加到需要1.0 mm的Z向封裝厚度。因而邏輯上而言，減薄封裝厚度最可行的方法是消除基板上不受互倚特性影響的疊構成分，同時需保證相近甚至更好的性能。不含有芯板的封裝載板被稱作“無芯”，本文研究了“無芯”對于封裝性能的影響。文中對有芯BGA封裝產品和無芯BGA封裝的性能進行了對比試驗，具體而言，就是比較了兩種封裝技術的設計、制造和特性。這項技術的研究對于行業(yè)內超薄、高性能CPU（中央處理器）的封裝具有里程碑的意義。

有芯BGA封裝使用的是Nelalem 4核45 nm CPU結構。將設計轉換為無芯載板需要注意以下關鍵點：

（1）研究有芯封裝的布線，以擬定無芯封裝需要的層數(shù)（4-4-4層的有芯疊構，轉化為6+1層的無芯疊構）；

（2）對I/O和電源進行電氣分析，以優(yōu)化各條命令的時鐘分配，減少電容數(shù)量。

以上兩點都有助于優(yōu)化無芯封裝設計，以達到有芯封裝的性能水平。目前已發(fā)表的研究是針對ASICs（專用集成電路）的對比分析，研究了4-4-4層有芯BGA封裝和9+1層無芯BGA封裝[1]。本研究中的特殊設計概念包括完成一個6+1層的無芯疊構。通過交錯布線的方式，研究串訊。為適應高速接口（PCle）設計了較精細的線寬和線間距，并設計了4層和6層的電力傳輸層，以研究AC負載線和DC負載線。圖1展示了（非比例）（a）有芯載板1.088 mm；（b）無芯載板0.311 mm。

圖1

1 設計策略和電氣模型

定的阻抗和長度匹配。電源分布模型顯示，4層無芯封裝疊構需能夠承受高沖擊，其DC負載線需達到有芯封裝的水平，因而選擇了6層的無芯封裝疊構。在芯片陰影區(qū)域之外，有芯BGA封裝疊構：3層布線層、3層電源層、5層參考/回路層、1層電源/接地層。無芯封裝同等的最優(yōu)設計為：2層布線層、2層參考層、1層布線/電源層、1層電源/接地層。

為更好的研究層數(shù)縮減和性能影響，無芯封裝選用了兩種電氣結構。第一種結構是在DDR總線上使用交錯布線。該設計盡量將信號線布置在同一層，而不是分散在幾層內。有芯BGA封裝設計，在最上層布線層，減少了6字節(jié)的DDR布線，而無芯BGA封裝設計在最上層布線層，減少了8字節(jié)的DDR布線。布線間距取決于可用的空間。

在PCle總線上做Z0中斷設計。這種特定設計是通過采用更精細的線路和線間距規(guī)則引入6 mm長PCIe總線上某一字節(jié)的Z0變更。理論上，需布設幾對PCIe總線，分別為線寬22 μm，線線間距32 μm的微帶線，以達到目標阻抗值。相對該字節(jié)1 mm線長、14 μm線寬、15 μm線線間距設計以模擬緊縮逃逸區(qū)域，余下的5 mm線路，其線寬22 μm，線間距22 μm，模擬緊縮扇出區(qū)域。

將12層有芯疊構轉化為6層無芯疊構，對電源分布質量的影響最大。12層有芯基板的總銅厚為280 μm，分布在電源層和接地層。相對而言，如果無芯設計板的每一層都用于提供電源，總銅厚不允許超過90 μm。為了全面優(yōu)化無芯疊構中的電源線，使用了三種方式：（1）封閉的芯板“手指”增加了寬度，以減少邊際電阻通路。（2）將VCCTT和PEG、DMI、I/O電源線合成在一條大線路上，網絡面積和層數(shù)的此類減少使得DDR總線的長度和參考更加匹配。（3）層厚度從15 μm上升至25 μm。結果顯示，這些方式大幅減少了在有芯設計中電源分布的DC負載線。

封裝3D和2D模型（Ansoft Q2D，Ansoft HFSS）模擬DDR通道性能，接著采用最大失真分析來分析實驗設計，以便通過優(yōu)化實驗設計，分析出最壞的情況 。最終，最壞的比特圖形生成，用于再次模擬，生成視覺寬度和視覺高度（即時間余量和電壓余量），結果見表1。該表展示了，在無芯疊構的微帶線和帶狀線之間采用最優(yōu)化的布線間距，使DDR余量提升。時間延遲提升了18 ps，電壓余量至少提升了約有5 mV。

表1 DDR的時間偏差和電壓余量

模擬不同的PCIe總線之后，使用相似的方法制作3對共6條線的模型，研究串訊對微帶線和帶狀線的影響。表2展示了無芯封裝和有芯封裝的時間余量對比，顯示了最差的PCle布局結構?？梢娢Ь€和帶狀線的布線，與有芯封裝相比，無芯疊構的電壓余量提升了10 mV ~ 15 mV，但是時間余量提高很少。無芯封裝內部，帶狀線和微帶線的性能差別很小，原因可見表2所示的一對一的布線間距的最大優(yōu)化。

表2 PCIe無芯與有芯封裝時間余量對比

為使每一條電源線達到最好的電源分布性能，采用了多種設計優(yōu)化和平衡。由于沒有PTH，無芯封裝只需更少的板邊盤中孔即可達到有芯封裝的性能。但是銅層的大幅減少，使DC阻抗和環(huán)形電容上升，削弱了高頻和DC負載線的性能。

2 數(shù)據(jù)收集和分析

在有芯和無芯BGA封裝的I/O總線上，都采用電氣統(tǒng)一測試進行DDR3電氣性能驗證。本研究的目標是為了驗證DDR3接口的正常運轉，同時理解有芯和無芯設計性能不同的原因。REUT測試提供了一種估算DDR3余量的好方法，即逐一加壓測試每一比特，尋找最低的電壓和時間余量。REUT結果通過電壓—時間余量表顯示，測試的結果也是以每一比特的形式給出，有助于找到設計中最薄弱的連接。測試參考的是標準阻抗客戶參考板（CRBs）中無芯和有芯BGA封裝的部分。測試使用兩個Micron Rawcard-F SODIMMS，每通道1-DIMM，運行速率為1333 MHz。所有的測試都在室溫下進行，按照規(guī)定的電壓設定。從時間余量和電壓余量方面總體上看，有芯和無芯BGA封裝路線幾乎相同?？梢缘贸鲆粋€重要結論，即移除芯板并未降低DDR3的性能。無芯設計的性能與有芯BGA封裝相當，甚至更好。需要注意的是，無芯封裝將原本芯片邊緣的10個電容移至板邊，同時板邊原本就有一個電容，即便如此，DDR3的性能并未下降，無芯和有芯BGA封裝的性能相當。

我們采用IFDIM（集成電源頻變阻抗測試儀）收集Z（f）數(shù)據(jù)法繪制微處理器電源特性圖表，阻抗—頻率關系圖，且使用特殊編碼優(yōu)化Nehalem結構。

將無芯封裝和有芯rPGA和有芯BGA封裝的IFDIM測試結果進行比較。簡單的說，就是對有芯BGA封裝做了二次對比測試。IFDIM測試對象包括一個信號芯片的運作，也包括所有芯片的運作。值得注意的是，兩種封裝的電感幾乎相同。

可得出的重要結論是：直接比較有芯和無芯設計時，Z（f）值基本相同。在電源分布網絡中，無芯封裝避免了PTH產生的電感，由此可以比有芯封裝使用更少的板邊電容。

3 結論

通過對無芯封裝的設計優(yōu)化和物理改善，使得其在DDR和電源分布方面的性能不遜于有芯封裝。而設計難點包括，在三層內布置IO，電源分布受總銅厚減少的影響，以及IO電源分布線路優(yōu)化。模擬實驗顯示了對時間余量的最小影響，以及電源負載線上升了1 mΩ。使用REUT實驗，實現(xiàn)在DDR3總線上最差的比特數(shù)據(jù)情況，測試結果顯示無芯封裝性能與有芯封裝相當，甚至更好。最后使用IFDIM測量儀，測試表明去除封裝芯板且優(yōu)化電源網絡設計后，減少了約50%的板邊去耦電容，使無芯封裝的Z（f）值和有芯封裝相當。

致謝：感謝國家科技重大專項02專項002課題（2011ZX02709-002） 的支持。

[1]J. Savic et al, Electrical Performance Assessment of Advanced Substrate Technologies for High Speed Networking Applications, in Proceedings of the 59th Electronic Components and Technology Conf, May.2009, pp1193-1199.

吳梅珠，高級工程師，從事印制電路技術已達二十三年，對印制電路工藝和制造有深厚的基礎和豐富的經驗。

方慶玲，工程師，目前主要從事先進電子互連技術開發(fā)和高頻高速電子材料研究。

劉曉陽，工程師，從事高密度電子互連工藝研究，主要研發(fā) SMT工藝和FC芯片封裝工藝。

陳煥，工藝技術員。

Coreless substrate technology investigation for ultra-thin CPU BGA packaging

WU Xiao-long WU Mei-zhu FANG Qing-ling CHEN Huan LIU Xiao-yang

Coreless packaging is an attractive option to meet the low z-height requirements typically demanded in low-profile mobile devices. In order to deliver high quality, fully functional assembled coreless packages several aspects of this technology need to be studied to understand the benefits and the drawbacks.Towards realizing this goal, a prototype coreless BGA package for an existing product was designed, fabricated,and characterized for power delivery and IO signal integrity. A comparative study of performance was performed on a 45nm CPU in a coreless BGA package.

Ultra-Thin CPU; BGA Packaging; Coreless Substrate; Z-Hight

TN41 < class="emphasis_bold">文獻標識碼：A文章編號：

1009-0096（2014）06-0011-02

吳小龍，高級工程師，從事印制電路技術已達二十九年，對印制電路工藝和制造有深厚的基礎和豐富的經驗。