王培+李涪帆

摘 要：波形平滑、頻率穩(wěn)定的正弦信號是仿真研究的重要前提。為了能夠方便地產(chǎn)生此信號，文章提出了一種基于DDS技術的正弦信號發(fā)生器的設計方法。該方法利用FPGA芯片及D/A轉換器，采用直接數(shù)字頻率合成（DDS）技術，設計并實現(xiàn)了相位、頻率可控的相位相差120°的三相正弦信號發(fā)生器。同時把在Matlab環(huán)境中用DSP Builder畫的原理圖轉化為VHDL語言，然后通過信號分析在QuartusⅡ中模擬仿真，最終下載到FPGA試驗箱，這樣，接上示波器即可觀察到三相正弦信號。文章給出了基于FPGA的三相正弦信號波形的設計方法，并經(jīng)軟件仿真測試驗證及硬件測試，結果表明，該系統(tǒng)具有較高的精度和穩(wěn)定性。

關鍵詞：直接數(shù)字頻率合成器；三相正弦信號；FPGA；DDS

中圖法分類號：TN76 文獻標識碼：A 文章編號：2095-1302（2014）04-0061-02

0 引 言

直接數(shù)字頻率合成器[1]（Direct Digtal Synthesiser，DDS）與數(shù)字信號處理器[2]（DSP）一樣，是一項關鍵的數(shù)字化技術。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，廣泛應用在電信與電子儀器領域，是實現(xiàn)設備數(shù)字化的一個關鍵技術。

目前，各大芯片廠商都相繼推出了高性能和多功能的DDS芯片，內部數(shù)字信號抖動很小，輸出信號的質量較高。但是在某些場合，由于專用的DDS芯片的控制方式是固定的，故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大，數(shù)字控制器接口不便，難以滿足復雜要求，對處理速度要求較高，從而也限制了頻率進一步的提高，同時微處理器的處理任務也更加繁重。FPGA以其可靠性高、功耗低、保密性強等特點，在電子產(chǎn)品設計中得到了廣泛的應用。本文根據(jù)實際需要，設計出符合特定需要的三相正弦DDS電路，通過實驗證明，利用FPGA合成DDS是一個較好的解決方法，具有良好的實用性和靈活性。

1 DDS的基本原理

直接數(shù)字頻率合成（DDS）技術的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字K來改變相位累加器的累加速度，然后在固定時鐘fc的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列再通過D/A轉換就可以得到模擬波形的輸出。DDS 原理框圖如圖1所示。

圖1 DDS原理圖

在圖 1 中，累加器單個時鐘周期的相位增量為 ：

（1）

其中N為累加器字長，角頻率為：

（2）

DDS的輸出頻率為：

（3）

DDS輸出的頻率步進間隔：

（4）

由式（3）可見，相位累加器進行線性相位累加時 ， 頻率控制字的相位增加量越大 ， 相位累加器的溢出頻率越高 ， 輸出信號的頻率也就越高。

2 三相正弦信號系統(tǒng)框圖

系統(tǒng)結構圖由頻率、相位控制字，數(shù)字模擬轉換器（即D/A轉換），DDS模塊以及低通濾波器（LPF）等構成。如圖2所示，其中頻率控制字K控制頻率的輸入，而相位控制字為P，與DDS模塊一起精確控制頻率的變化；D/A轉換是把波形對應的數(shù)字量快速地轉換為對應波形的模擬信號；低通濾波器用于濾除階梯信號中的諧波分量。本文采用2階低通濾波電路，階梯信號通過低通濾波，使得輸出信號頻譜純度較好，失真較小。

圖2 三相正弦信號系統(tǒng)框圖

3 三相正弦信號發(fā)生器的FPGA 實現(xiàn)

3.1 DSP Builder設計流程

DSP Builder設計流程圖如圖3所示。具體步驟如下：

（1）在Matlab/Simulink中進行設計輸入。即在Matlab的Simulink環(huán)境中建立一個mdl模型文件，用圖形方式調用Altera DSP Builder和其他的Simulink庫中的圖形模塊，構成系統(tǒng)級或算法級設計框圖；

（2）利用Simulink的圖形化仿真、分析功能。分析此設計模型的正確性，完成模型仿真；

（3）通過Signal Compiler把Simulink的模型文件（后綴為.mdl）轉化成通用的硬件描述語言，VHDL文件（后綴為.vhd）。也是DSP Builder設計實現(xiàn)的關鍵一步；

（4）對以上頂層設計產(chǎn)生的VHDL的RTL代碼和仿真文件進行綜合、編譯適配以及仿真。

圖3 DSP Builder設計流程圖

3.2 系統(tǒng)模型圖建立

實現(xiàn)相位互差120°的三相正弦信號發(fā)生器的原理與單相正弦信號發(fā)生器的原理基本一致，不同的是三相發(fā)生器需要兩個具有固定相位偏移的相位加法器。圖4為基于Simulink平臺建立的系統(tǒng)系統(tǒng)模型圖。圖5為頻率控制字為2時的仿真波形。

圖4 三相正弦信號發(fā)生器模型圖

圖5 頻率控制字為2時的仿真波形

3.3 硬件實時測試

三相正弦信號發(fā)生器的輸出信號經(jīng)D/A轉換后可以通過示波器進行測試，也可以通過嵌入式邏輯分析儀Signal TapⅡ直接測試。通過嵌入式邏輯分析儀Signal TapⅡ直接測試得到的實時波形如6所示。由波形圖可知，成功地完成了三相正弦信號發(fā)生器的FPGA設計。

圖6 硬件實時測試中三項正弦信號在SignalTapⅡ中的測試結果

4 結 語

本文提出了利用直接數(shù)字頻率合成技術（即DDS）設計三相電正弦波形的方法，這種方法克服了傳統(tǒng)波形發(fā)生器輸出波形頻率窄的缺點，可以根據(jù)需要得到很寬范圍的合成波形。采用FPGA構造電力電子裝置的控制單元具有簡單靈活、控制精確、易修改、可現(xiàn)場編程等優(yōu)點。這種方法可廣泛應用于要求合成波形的諧波小、頻帶寬的測試儀器中。如果適當?shù)卦O計低通濾波器，則可以制作頻率范圍寬、精度高的信號源。

參 考 文 獻

[1]左磊.雙RAM直接數(shù)字合成任意波形發(fā)生器微機插卡研制[J].清華大學學報，1999，39（2）：90-93.

[2]張平.在DDS波形發(fā)生器中相位截尾噪聲的分析和抑制[J].儀器儀表學報，2003，24（1）：92-95.

[3]崔敏，鄧祥明.改革實驗教學方式.培養(yǎng)工程實踐能力[J].實驗技術與管理，2001，18（3）：118-120.

[4]夏宇聞.Verilog數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版社，2008.

[5]張慶順，李金鳳.基于單片機與DDS的多功能正弦信號發(fā)生器設計[J].儀器儀表學報，2008，29（4）：214-217.

[6]謝亮.基于FPGA的ROM數(shù)據(jù)定制的幾種方法[J].科技廣場，2008（10）：162-163.

[7]李志鵬，沈軍.基于DDS技術實現(xiàn)信號發(fā)生[J].微計算機信息，2007（23）：175-177.

[8]李蒙，毛建東.單片機原理及應用[M].北京：中國輕工業(yè)出版社，2010.

[9]王愛華.淺談單片機匯編語言教學[J].黑龍江科技信息，2009（17）：149.

[10] Hmjushon. W. Lidamalu. ——Cx51 Compiler Users Guide. Optimizing C Compiler and Library Reference for Classic and Extended C51.Microcontrollers[J].IEEE.Trans.Ind.Aplication.2002：232-243.

摘 要：波形平滑、頻率穩(wěn)定的正弦信號是仿真研究的重要前提。為了能夠方便地產(chǎn)生此信號，文章提出了一種基于DDS技術的正弦信號發(fā)生器的設計方法。該方法利用FPGA芯片及D/A轉換器，采用直接數(shù)字頻率合成（DDS）技術，設計并實現(xiàn)了相位、頻率可控的相位相差120°的三相正弦信號發(fā)生器。同時把在Matlab環(huán)境中用DSP Builder畫的原理圖轉化為VHDL語言，然后通過信號分析在QuartusⅡ中模擬仿真，最終下載到FPGA試驗箱，這樣，接上示波器即可觀察到三相正弦信號。文章給出了基于FPGA的三相正弦信號波形的設計方法，并經(jīng)軟件仿真測試驗證及硬件測試，結果表明，該系統(tǒng)具有較高的精度和穩(wěn)定性。

關鍵詞：直接數(shù)字頻率合成器；三相正弦信號；FPGA；DDS

中圖法分類號：TN76 文獻標識碼：A 文章編號：2095-1302（2014）04-0061-02

0 引 言

直接數(shù)字頻率合成器[1]（Direct Digtal Synthesiser，DDS）與數(shù)字信號處理器[2]（DSP）一樣，是一項關鍵的數(shù)字化技術。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，廣泛應用在電信與電子儀器領域，是實現(xiàn)設備數(shù)字化的一個關鍵技術。

目前，各大芯片廠商都相繼推出了高性能和多功能的DDS芯片，內部數(shù)字信號抖動很小，輸出信號的質量較高。但是在某些場合，由于專用的DDS芯片的控制方式是固定的，故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大，數(shù)字控制器接口不便，難以滿足復雜要求，對處理速度要求較高，從而也限制了頻率進一步的提高，同時微處理器的處理任務也更加繁重。FPGA以其可靠性高、功耗低、保密性強等特點，在電子產(chǎn)品設計中得到了廣泛的應用。本文根據(jù)實際需要，設計出符合特定需要的三相正弦DDS電路，通過實驗證明，利用FPGA合成DDS是一個較好的解決方法，具有良好的實用性和靈活性。

1 DDS的基本原理

直接數(shù)字頻率合成（DDS）技術的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字K來改變相位累加器的累加速度，然后在固定時鐘fc的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列再通過D/A轉換就可以得到模擬波形的輸出。DDS 原理框圖如圖1所示。

圖1 DDS原理圖

在圖 1 中，累加器單個時鐘周期的相位增量為 ：

（1）

其中N為累加器字長，角頻率為：

（2）

DDS的輸出頻率為：

（3）

DDS輸出的頻率步進間隔：

（4）

由式（3）可見，相位累加器進行線性相位累加時 ， 頻率控制字的相位增加量越大 ， 相位累加器的溢出頻率越高 ， 輸出信號的頻率也就越高。

2 三相正弦信號系統(tǒng)框圖

系統(tǒng)結構圖由頻率、相位控制字，數(shù)字模擬轉換器（即D/A轉換），DDS模塊以及低通濾波器（LPF）等構成。如圖2所示，其中頻率控制字K控制頻率的輸入，而相位控制字為P，與DDS模塊一起精確控制頻率的變化；D/A轉換是把波形對應的數(shù)字量快速地轉換為對應波形的模擬信號；低通濾波器用于濾除階梯信號中的諧波分量。本文采用2階低通濾波電路，階梯信號通過低通濾波，使得輸出信號頻譜純度較好，失真較小。

圖2 三相正弦信號系統(tǒng)框圖

3 三相正弦信號發(fā)生器的FPGA 實現(xiàn)

3.1 DSP Builder設計流程

DSP Builder設計流程圖如圖3所示。具體步驟如下：

（1）在Matlab/Simulink中進行設計輸入。即在Matlab的Simulink環(huán)境中建立一個mdl模型文件，用圖形方式調用Altera DSP Builder和其他的Simulink庫中的圖形模塊，構成系統(tǒng)級或算法級設計框圖；

（2）利用Simulink的圖形化仿真、分析功能。分析此設計模型的正確性，完成模型仿真；

（3）通過Signal Compiler把Simulink的模型文件（后綴為.mdl）轉化成通用的硬件描述語言，VHDL文件（后綴為.vhd）。也是DSP Builder設計實現(xiàn)的關鍵一步；

（4）對以上頂層設計產(chǎn)生的VHDL的RTL代碼和仿真文件進行綜合、編譯適配以及仿真。

圖3 DSP Builder設計流程圖

3.2 系統(tǒng)模型圖建立

實現(xiàn)相位互差120°的三相正弦信號發(fā)生器的原理與單相正弦信號發(fā)生器的原理基本一致，不同的是三相發(fā)生器需要兩個具有固定相位偏移的相位加法器。圖4為基于Simulink平臺建立的系統(tǒng)系統(tǒng)模型圖。圖5為頻率控制字為2時的仿真波形。

圖4 三相正弦信號發(fā)生器模型圖

圖5 頻率控制字為2時的仿真波形

3.3 硬件實時測試

三相正弦信號發(fā)生器的輸出信號經(jīng)D/A轉換后可以通過示波器進行測試，也可以通過嵌入式邏輯分析儀Signal TapⅡ直接測試。通過嵌入式邏輯分析儀Signal TapⅡ直接測試得到的實時波形如6所示。由波形圖可知，成功地完成了三相正弦信號發(fā)生器的FPGA設計。

圖6 硬件實時測試中三項正弦信號在SignalTapⅡ中的測試結果

4 結 語

本文提出了利用直接數(shù)字頻率合成技術（即DDS）設計三相電正弦波形的方法，這種方法克服了傳統(tǒng)波形發(fā)生器輸出波形頻率窄的缺點，可以根據(jù)需要得到很寬范圍的合成波形。采用FPGA構造電力電子裝置的控制單元具有簡單靈活、控制精確、易修改、可現(xiàn)場編程等優(yōu)點。這種方法可廣泛應用于要求合成波形的諧波小、頻帶寬的測試儀器中。如果適當?shù)卦O計低通濾波器，則可以制作頻率范圍寬、精度高的信號源。

參 考 文 獻

[1]左磊.雙RAM直接數(shù)字合成任意波形發(fā)生器微機插卡研制[J].清華大學學報，1999，39（2）：90-93.

[2]張平.在DDS波形發(fā)生器中相位截尾噪聲的分析和抑制[J].儀器儀表學報，2003，24（1）：92-95.

[3]崔敏，鄧祥明.改革實驗教學方式.培養(yǎng)工程實踐能力[J].實驗技術與管理，2001，18（3）：118-120.

[4]夏宇聞.Verilog數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版社，2008.

[5]張慶順，李金鳳.基于單片機與DDS的多功能正弦信號發(fā)生器設計[J].儀器儀表學報，2008，29（4）：214-217.

[6]謝亮.基于FPGA的ROM數(shù)據(jù)定制的幾種方法[J].科技廣場，2008（10）：162-163.

[7]李志鵬，沈軍.基于DDS技術實現(xiàn)信號發(fā)生[J].微計算機信息，2007（23）：175-177.

[8]李蒙，毛建東.單片機原理及應用[M].北京：中國輕工業(yè)出版社，2010.

[9]王愛華.淺談單片機匯編語言教學[J].黑龍江科技信息，2009（17）：149.

[10] Hmjushon. W. Lidamalu. ——Cx51 Compiler Users Guide. Optimizing C Compiler and Library Reference for Classic and Extended C51.Microcontrollers[J].IEEE.Trans.Ind.Aplication.2002：232-243.

摘 要：波形平滑、頻率穩(wěn)定的正弦信號是仿真研究的重要前提。為了能夠方便地產(chǎn)生此信號，文章提出了一種基于DDS技術的正弦信號發(fā)生器的設計方法。該方法利用FPGA芯片及D/A轉換器，采用直接數(shù)字頻率合成（DDS）技術，設計并實現(xiàn)了相位、頻率可控的相位相差120°的三相正弦信號發(fā)生器。同時把在Matlab環(huán)境中用DSP Builder畫的原理圖轉化為VHDL語言，然后通過信號分析在QuartusⅡ中模擬仿真，最終下載到FPGA試驗箱，這樣，接上示波器即可觀察到三相正弦信號。文章給出了基于FPGA的三相正弦信號波形的設計方法，并經(jīng)軟件仿真測試驗證及硬件測試，結果表明，該系統(tǒng)具有較高的精度和穩(wěn)定性。

關鍵詞：直接數(shù)字頻率合成器；三相正弦信號；FPGA；DDS

中圖法分類號：TN76 文獻標識碼：A 文章編號：2095-1302（2014）04-0061-02

0 引 言

直接數(shù)字頻率合成器[1]（Direct Digtal Synthesiser，DDS）與數(shù)字信號處理器[2]（DSP）一樣，是一項關鍵的數(shù)字化技術。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，廣泛應用在電信與電子儀器領域，是實現(xiàn)設備數(shù)字化的一個關鍵技術。

目前，各大芯片廠商都相繼推出了高性能和多功能的DDS芯片，內部數(shù)字信號抖動很小，輸出信號的質量較高。但是在某些場合，由于專用的DDS芯片的控制方式是固定的，故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大，數(shù)字控制器接口不便，難以滿足復雜要求，對處理速度要求較高，從而也限制了頻率進一步的提高，同時微處理器的處理任務也更加繁重。FPGA以其可靠性高、功耗低、保密性強等特點，在電子產(chǎn)品設計中得到了廣泛的應用。本文根據(jù)實際需要，設計出符合特定需要的三相正弦DDS電路，通過實驗證明，利用FPGA合成DDS是一個較好的解決方法，具有良好的實用性和靈活性。

1 DDS的基本原理

直接數(shù)字頻率合成（DDS）技術的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字K來改變相位累加器的累加速度，然后在固定時鐘fc的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列再通過D/A轉換就可以得到模擬波形的輸出。DDS 原理框圖如圖1所示。

圖1 DDS原理圖

在圖 1 中，累加器單個時鐘周期的相位增量為 ：

（1）

其中N為累加器字長，角頻率為：

（2）

DDS的輸出頻率為：

（3）

DDS輸出的頻率步進間隔：

（4）

由式（3）可見，相位累加器進行線性相位累加時 ， 頻率控制字的相位增加量越大 ， 相位累加器的溢出頻率越高 ， 輸出信號的頻率也就越高。

2 三相正弦信號系統(tǒng)框圖

系統(tǒng)結構圖由頻率、相位控制字，數(shù)字模擬轉換器（即D/A轉換），DDS模塊以及低通濾波器（LPF）等構成。如圖2所示，其中頻率控制字K控制頻率的輸入，而相位控制字為P，與DDS模塊一起精確控制頻率的變化；D/A轉換是把波形對應的數(shù)字量快速地轉換為對應波形的模擬信號；低通濾波器用于濾除階梯信號中的諧波分量。本文采用2階低通濾波電路，階梯信號通過低通濾波，使得輸出信號頻譜純度較好，失真較小。

圖2 三相正弦信號系統(tǒng)框圖

3 三相正弦信號發(fā)生器的FPGA 實現(xiàn)

3.1 DSP Builder設計流程

DSP Builder設計流程圖如圖3所示。具體步驟如下：

（1）在Matlab/Simulink中進行設計輸入。即在Matlab的Simulink環(huán)境中建立一個mdl模型文件，用圖形方式調用Altera DSP Builder和其他的Simulink庫中的圖形模塊，構成系統(tǒng)級或算法級設計框圖；

（2）利用Simulink的圖形化仿真、分析功能。分析此設計模型的正確性，完成模型仿真；

（3）通過Signal Compiler把Simulink的模型文件（后綴為.mdl）轉化成通用的硬件描述語言，VHDL文件（后綴為.vhd）。也是DSP Builder設計實現(xiàn)的關鍵一步；

（4）對以上頂層設計產(chǎn)生的VHDL的RTL代碼和仿真文件進行綜合、編譯適配以及仿真。

圖3 DSP Builder設計流程圖

3.2 系統(tǒng)模型圖建立

實現(xiàn)相位互差120°的三相正弦信號發(fā)生器的原理與單相正弦信號發(fā)生器的原理基本一致，不同的是三相發(fā)生器需要兩個具有固定相位偏移的相位加法器。圖4為基于Simulink平臺建立的系統(tǒng)系統(tǒng)模型圖。圖5為頻率控制字為2時的仿真波形。

圖4 三相正弦信號發(fā)生器模型圖

圖5 頻率控制字為2時的仿真波形

3.3 硬件實時測試

三相正弦信號發(fā)生器的輸出信號經(jīng)D/A轉換后可以通過示波器進行測試，也可以通過嵌入式邏輯分析儀Signal TapⅡ直接測試。通過嵌入式邏輯分析儀Signal TapⅡ直接測試得到的實時波形如6所示。由波形圖可知，成功地完成了三相正弦信號發(fā)生器的FPGA設計。

圖6 硬件實時測試中三項正弦信號在SignalTapⅡ中的測試結果

4 結 語

本文提出了利用直接數(shù)字頻率合成技術（即DDS）設計三相電正弦波形的方法，這種方法克服了傳統(tǒng)波形發(fā)生器輸出波形頻率窄的缺點，可以根據(jù)需要得到很寬范圍的合成波形。采用FPGA構造電力電子裝置的控制單元具有簡單靈活、控制精確、易修改、可現(xiàn)場編程等優(yōu)點。這種方法可廣泛應用于要求合成波形的諧波小、頻帶寬的測試儀器中。如果適當?shù)卦O計低通濾波器，則可以制作頻率范圍寬、精度高的信號源。

參 考 文 獻

[1]左磊.雙RAM直接數(shù)字合成任意波形發(fā)生器微機插卡研制[J].清華大學學報，1999，39（2）：90-93.

[2]張平.在DDS波形發(fā)生器中相位截尾噪聲的分析和抑制[J].儀器儀表學報，2003，24（1）：92-95.

[3]崔敏，鄧祥明.改革實驗教學方式.培養(yǎng)工程實踐能力[J].實驗技術與管理，2001，18（3）：118-120.

[4]夏宇聞.Verilog數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版社，2008.

[5]張慶順，李金鳳.基于單片機與DDS的多功能正弦信號發(fā)生器設計[J].儀器儀表學報，2008，29（4）：214-217.

[6]謝亮.基于FPGA的ROM數(shù)據(jù)定制的幾種方法[J].科技廣場，2008（10）：162-163.

[7]李志鵬，沈軍.基于DDS技術實現(xiàn)信號發(fā)生[J].微計算機信息，2007（23）：175-177.

[8]李蒙，毛建東.單片機原理及應用[M].北京：中國輕工業(yè)出版社，2010.

[9]王愛華.淺談單片機匯編語言教學[J].黑龍江科技信息，2009（17）：149.

[10] Hmjushon. W. Lidamalu. ——Cx51 Compiler Users Guide. Optimizing C Compiler and Library Reference for Classic and Extended C51.Microcontrollers[J].IEEE.Trans.Ind.Aplication.2002：232-243.