李云彬

(中國電子科技集團公司 第四十一研究所，山東 青島 266555)

0 引言

高速單端同步總線模塊主要用于實現(xiàn)多通道的單端同步總線的數(shù)據(jù)通信[1]。通道數(shù)目最大支持512個，速率最大支持133Mbps，采用可配置的原則，支持數(shù)據(jù)的發(fā)送和接收。在高速的數(shù)據(jù)發(fā)送與接收過程中，高精度、高準確度、高穩(wěn)定度、寬范圍的相位/幅度可調(diào)的同步采樣時鐘成為影響多通道數(shù)據(jù)通信可靠性、抗干擾能力、通信速率等的一個關鍵因素。

在數(shù)據(jù)通信過程中，現(xiàn)有方法獲取的同步采樣時鐘都是通過參考時鐘直接來產(chǎn)生[2]。從一個參考時鐘獲得多個不同采樣時鐘，會導致每個采集板上的相位同步?jīng)]有直接用采樣時鐘那樣精度高，并且穩(wěn)定性同樣沒有直接用采樣時鐘的高，直接影響了多通道數(shù)據(jù)通信的準確性和穩(wěn)定性。

本文提出了一種適用于高速單端同步總線模塊的同步時鐘設計方法，它基于ADI公司高性能、動態(tài)特性優(yōu)異、可雙路輸出的DDS芯片 AD9958BCPZ[3－4]來實現(xiàn)。

1 基于AD9958BCPZ的同步時鐘設計

圖1為基于AD9958BCPZ的同步時鐘產(chǎn)生電路實現(xiàn)框圖。

圖1 基于AD9958BCPZ的同步時鐘產(chǎn)生電路實現(xiàn)圖

圖1中，基于AD9958BCPZ的同步時鐘設計方法主要包括精確參考時鐘的獲取、高性能同步時鐘的產(chǎn)生、同步時鐘的濾波及調(diào)理電路和FPGA控制四個部分。

1.1 精確參考時鐘的獲取

精確參考時鐘的獲取主要采用ADI公司的頻率合成器ADF4360-BCPZ和ON Semiconductor公司的高速PECL邏輯門電路MC100EPT20DTG共同來實現(xiàn)。

ADF4360-BCPZ有3個24位的寄存器R、C、N，其中寄存器R、N中的控制字共同決定了VCO端輸出頻率，寄存器C決定了DIVOUT端的輸出模式。

VCO端輸出頻率公式為：

其中，fVCO是VCO端輸出頻率；fREFIN是外部參考輸入頻率，范圍10M-250MHz；R為14位分頻計數(shù)器，由寄存器R控制，范圍為1-16383；B為13倍頻計數(shù)器，由寄存器N控制，范圍為3-8191。

DIVOUT端選擇A CNTR/2 OUT輸出模式下的輸出頻率為：

其中，A為5位分頻計數(shù)器，由寄存器N控制，范圍為2-31。

為了在DIVOUT端得到穩(wěn)定的25MHz時鐘，由公式 （2）可知，VCO 端輸出頻率必須為（50A）MHz，這里取 A=2，即 fVCO=100MHz。選擇鑒相頻率為200kHz，環(huán)路帶寬為10kHz，通過ADIsimPLL軟件仿真得R=50， 即 B=500， 最終寄存器設置為 R=0x3000C9，C=0x31A4，N=0x1F40A。

高速PECL邏輯門電路MC100EPT20DTG把ADF4360-BCPZ得到的穩(wěn)定的25MHz單端參考時鐘轉(zhuǎn)換為同頻率的差分信號，提高抗干擾能力，提供一個波形穩(wěn)定、干凈的滿足頻率合成器AD9958BCPZ參考時鐘要求的頻率信號。

1.2 同步時鐘發(fā)生

本文采用ADI公司的頻率合成器AD9958BCPZ來實現(xiàn)高性能同步時鐘的產(chǎn)生。AD9958BCPZ是一款高性能、動態(tài)特性優(yōu)異、可雙路輸出的DDS芯片，每路可單獨控制頻率、相位/幅度；兩個通道之間有固定的同步性，可支持多個設備的同步，并且產(chǎn)生最高頻率為200MHz的雙路信號；具有32位頻率累加器、14位相位累加器、10位輸出幅度累加器等，可實現(xiàn)高精度、高準確度、高穩(wěn)定度、寬范圍的相位/幅度可調(diào)的同步采樣時鐘，其電路結(jié)構(gòu)簡單、通道間隔離度高、功耗小。

輸出信號頻率的計算公式為：

其中，F(xiàn)TW為輸出信號的頻率控制字，范圍為0-231。輸出信號相位的計算公式為：

其中，POW為輸出信號的相位控制字，范圍為0-214。

輸出信號頻率的計算公式為：

其中，ACR為輸出信號的幅度控制字，范圍為0-210，Vmax與外接電阻RSET有關。

選擇可編程串口操作模式為1位串行2線模式，串口控制器能自動識別被訪問的寄存器字節(jié)地址；選擇雙通道；選擇先高位后低位的數(shù)據(jù)傳輸模式；通過公式（3）、（4）、（5）計算出輸出信號的頻率、相位、幅度控制字。寄存器配置，使AD9958BCPZ輸出相位/幅度可調(diào)的1KHz-133MHz的頻率信號。寄存器設置為CSR=0xF0，F(xiàn)R1=0xCC0000，CFR=0x300，CFTW0=0x7FFFFFFF-0，CPOW0=0x3FFF-0，ACR=0x13FF-1000。

1.3 輸出濾波器及比較器電路

濾波器及調(diào)理電路由陶瓷低通濾波器LFCN-180+和MAXIM公司的超高速軌跡比較器MAX999UK組成。

LFCN-180+有效濾除由相位截斷、相位/幅度量化誤差引起的AD9958BCPZ輸出頻率信號雜散，得到雜波抑制性能好的頻率信號。

AD9958BCPZ輸出的正弦波頻率信號經(jīng)過比較器MAX999UK轉(zhuǎn)化為方波，得到所需要的同步時鐘，同時MAX999UK也降低了頻率信號的輸出雜散。

1.4 FPGA控制

在本文中FPGA有以下3種主要作用：

1）產(chǎn)生標準的3線SPI讀寫時序?qū)DF4360-BCPZ的寄存器R、C、N進行配置，使ADF4360-BCPZ穩(wěn)定鎖定，輸出穩(wěn)定精確的參考時鐘信號。

2）與上位機通信，接收上位機的命令字。

3）產(chǎn)生標準的3線SPI讀寫時序，按照接收到的命令字對AD9958BCPZ進行配置，控制輸出1kHz-133MHz的頻率信號。

2 結(jié)束語

本文是一種高速單端同步總線模塊的同步時鐘設計方法，實現(xiàn)高精度、高準確度、高穩(wěn)定度、寬范圍的相位/幅度可調(diào)的同步時鐘的產(chǎn)生，頻率分辨率可以達到0.116Hz，相位控制精度可以達到0.0220，使多通道數(shù)據(jù)通信更加高效準確。方法簡單實用，同時簡化了電路復雜程度和控制流程，更重要的是便于調(diào)試，大大縮短了調(diào)試周期；加上AD9958BCPZ自身卓越的通道間隔離度、高達16階頻率/相位/幅度調(diào)制能力提高了信號的抗干擾能力，使相鄰信道的信號干擾降到最低，對多通道數(shù)據(jù)通信可靠性、抗干擾能力、通信速率等有顯著提高。

［1］張慶民,安琪,等.高速同步總線的時序設計[J].系統(tǒng)工程與電子技術,2000.Vol.22(11).

［2］湯繼星.基于DSP的直接數(shù)字頻率合成（DDS）技術研究[D].南京理工大學,2008.

［3］趙云娣,楊小獻.基于AD9958的雙通道直接頻率合成器的設計[J].無線電工程,2006.Vol.36,No.3.

［4］Analog Device，Inc.AD9958BCPZ 2-Channel，500MSPS DDS with 10-Bit DACs[OL].www.analog.com.