池雅慶，劉蓉容，陳建軍

（1.國防科學技術大學計算機學院，湖南長沙410073；2.電子元器件可靠性物理及其應用技術國家重點實驗室，廣東廣州510610）

1 引言

熱載流子效應HCE（Hot Carrier Effect）是n MOSFETs退化的一個重要原因［1］。隨著器件尺寸的不斷縮小，器件內(nèi)部的溝道場強和氧化層場強增加，使得熱載流子效應增強［2，3］；而現(xiàn)在工藝廣泛采用STI隔離技術，這種STI結構的短寬度器件的熱載流子效應將會更加嚴重［4］。在深亞微米工藝下，熱載流子效應導致的退化越來越引起學者們的關注。

幾十年來，人們對熱載流子效應產(chǎn)生機理的爭議主要體現(xiàn)在以下兩個方面：一是電子和空穴的作用。最開始人們認為是電子而不是空穴產(chǎn)生了界面陷阱［5］，而隨后的一些研究小組則認為空穴是界面陷阱產(chǎn)生的主要原因［6，7］，現(xiàn)在更為廣大研究者所認可的觀點是，空穴和電子都會影響界面態(tài)的產(chǎn)生［8，9］。二是Si－H和Si－O鍵的斷裂機理。在硅和氧化層的界面處，存在大量的Si－H鍵和Si－O鍵，目前對于Si－H鍵和Si－O鍵是如何斷裂的尚存在爭議，一種普遍的觀點認為Si－O鍵的斷裂需要能量比較高的熱空穴的參與，Si－H鍵的斷裂則更多與熱電子有關，而且與Si－H鍵的斷裂不同的是，Si－O鍵斷裂之后基本上不會退火。

目前，國際國內(nèi)在熱載流子效應的結構相關性上有一定的研究，但是沒有系統(tǒng)地比較體硅和SOI工藝下熱載流子效應結構相關性的異同，并且隨著對熱載流子效應研究的深入，對于熱載流子效應結構相關性的研究也有利于進一步深入全面地認識熱載流子退化的機理。本文基于體硅和SOI兩種工藝下的n MOSFETs，研究了寬度和長度的減小對熱載流子退化的影響，并基于實驗結果對熱載流子效應的機理提出了自己的見解和認識。

2 實驗準備

測試器件采用0.5μm PD SOI CMOS工藝和0.18μm標準體硅CMOS工藝下的n MOSFETs，采用STI隔離。SOI器件的柵氧厚度是12.5 nm，體硅器件的柵氧厚度是3.7 nm，柵氧都經(jīng)過N2O氮化退火處理。

實驗中，選擇Idlin作為退化參數(shù)，應力和參數(shù)測試使用HP4156C高精度半導體參數(shù)測試分析儀進行。測試時，選擇Vg＝Vd/2，此時，溝道中會發(fā)生很強的碰撞電離。源端和襯底接地，PD SOI器件漏端電壓為Vd＝6 V，柵電壓為Vg＝3 V；體硅器件漏端電壓為Vd＝5 V，柵電壓為Vg＝2.5 V。應力時間為1 000 s。

3 實驗結果與結果分析

3.1 溝道長度變化對熱載流子效應的影響

如圖1和圖2所示，體硅和SOI工藝下，溝道長度L縮小對熱載流子效應的影響效果一致，即在相同的退化時間下，隨著溝道長度的縮小，熱載流子的退化越來越嚴重。對于不同的器件，熱載流子的退化均隨著退化時間呈現(xiàn)出冪函數(shù)的分布規(guī)律。

Figure 1 Effect of channel length on hot carrier effect degradation in bulk CMOS process，here channel width（W）is 1.0μm圖1 體硅工藝下溝道長度變化對熱載流子退化的影響這里溝道寬度（W）是1.0微米

Figure 2 Effect of channel length on hot carrier effect degradation in SOI CMOS process圖2 SOI工藝下溝道長度變化對熱載流子退化的影響

熱載流子效應是通過產(chǎn)生界面態(tài)陷阱和氧化層電荷陷阱而導致n MOSFETs器件退化的。在硅/氧化層界面處，存在著大量的Si－H鍵和Si－O鍵，當Vg＝Vd/2時，溝道中會發(fā)生碰撞電離，產(chǎn)生熱空穴和熱電子，能量比較高的熱電子和熱空穴會破壞Si－H和Si－O鍵［10］，從而導致界面態(tài)陷阱的增加，使器件退化。

隨著溝道長度L的減少，溝道中的水平電場強度增加，導致碰撞電離產(chǎn)生的熱空穴和熱電子數(shù)量增加，增加的熱空穴和熱電子會破壞更多的Si－O鍵和Si－H鍵，界面態(tài)陷阱會隨之增加，這最終使器件的退化越來越嚴重。

為了證明熱電子和熱空穴的數(shù)量會隨著溝道長度L的減少而增加，本文測試了不同長度n MOSFETs下的襯底電流密度。對于n MOSFETs來說，碰撞電離產(chǎn)生的熱空穴引起襯底電流的增加，而熱電子會引起柵電流的增加，所以監(jiān)測襯底電流可以看出碰撞電離產(chǎn)生的熱空穴的情況。實驗結果如圖3和圖4所示，在SOI工藝下，隨著溝道長度L的減少（L從1.0μm下降到0.5μm），襯底電流密度在不斷增加；在標準體硅工藝下，隨著溝道長度L的減少（L從0.5μm下降到0.22 μm），襯底電流密度也在不斷增加，這證明了兩種工藝下n MOSFETs寬度越小，熱載流子退化越嚴重的原因。圖5進一步給出了體硅工藝下柵電流隨L的變化情況，從圖中也可以看到，隨著溝道長度L的減少，柵電流密度也在不斷增加。

Figure 3 Substrate current versus channel length in SOI CMOS process圖3 SOI工藝下襯底電流隨溝道長度的變化

Figure 4 Substrate current versus channel length in bulk CMOS process圖4 體硅工藝下襯底電流隨溝道長度的變化

一般來說，隨著溝道長度L的減少，熱載流子退化的時間指數(shù)n既可能增加也可能減少。這主要取決于斷裂的Si－H和Si－O鍵的相對增值［11］。Si－O鍵的時間指數(shù)比Si－H鍵的大，所以如果Si－O鍵斷裂的相對增值比較大，時間指數(shù)n會增加；相反，如果相對增值較小，n會減小。從實驗結果可以看到，隨著溝道長度L的縮小，Si－O鍵的相對增值較小，所以時間指數(shù)隨著L的縮小而減小。

Figure 5 Gate current versus channel length in bulk CMOS process圖5 體硅工藝下柵電流隨溝道長度的變化

3.2 溝道寬度變化對熱載流子效應的影響

圖6和圖7是針對標準體硅CMOS工藝和PD SOI CMOS工藝下的n MOSFETs所做的關于寬度減少對熱載流子效應影響的Idlin曲線。從圖中可以看出，對于標準體硅CMOS工藝下的n MOSFETs，寬度W減少，熱載流子效應有所緩解；而在PD SOI工藝下，隨著寬度W的減小，熱載流子效應卻更加嚴重。

Figure 6 Effect of channel width on hot carrier effect degradation in bulk CMOS process圖6 標準體硅工藝下溝道寬度變化對熱載流子退化的影響

Figure 7 Effect of channel width on hot carrier effect degradation in SOI CMOS process圖7 PD SOI工藝下溝道寬度變化對熱載流子退化的影響

Figure 8 Layout of n MOSFETs in tow different process圖8 兩種工藝下n MOSFETs的版圖結構

之所以出現(xiàn)上述不一致的結果，主要是體硅和SOI工藝下器件的版圖結構不同，體硅和SOI工藝下的體引出的不同，導致了兩種工藝下器件的結構有很大的變化。圖7a和圖7b是PD SOI工藝和標準體硅工藝下n MOSFETs的版圖結構。由于SOI工藝器件的邊緣處有體引出結構，導致SOI工藝下器件邊緣的垂直電場比器件中間電場大，而體硅工藝器件的邊緣處比較對稱，所以體硅工藝下器件的邊緣垂直電場比器件中間電場要小。

對于寬度小的n MOSFETs而言，STI邊沿附近的面積所占總面積比例較大［12］。由于標準體硅n MOSFETs的邊緣垂直電場強度比中間部分的垂直電場強度小，所以器件總的垂直電場減小，碰撞電離產(chǎn)生的熱空穴在邊沿處的影響變小，這會使得器件退化越來越不嚴重。與標準體硅n MOSFETs不同的是，SOI n MOSFETs的邊緣垂直電場強度比中間部分的垂直電場強度要大，隨著W的減少，STI邊沿附近的面積所占總面積比例較大，所以器件總的垂直電場增加，使得碰撞電離產(chǎn)生的熱空穴在邊緣處的影響變大，器件退化更加嚴重。

4 結束語

在溝道長度和寬度不斷縮小的情況下，熱載流子效應呈現(xiàn)出更加復雜的現(xiàn)象。本文針對體硅和SOI兩種工藝下的n MOSFETs，研究了溝道長度和寬度減小對熱載流子效應的影響。實驗結果表明，在兩種工藝下，熱載流子的退化均隨著溝道長度的減小而增強；然而，寬度的減小對兩種工藝熱載流子退化的影響卻截然不同：體硅工藝下器件的熱載流子退化隨寬度的減小而增強，SOI工藝下器件的熱載流子退化隨寬度的減小而減小。本文研究表明，熱載流子效應與工藝密切相關，而且與版圖結構也密切相關。本文的實驗結果對于深亞微米下，集成電路設計中器件工藝尺寸和版圖結構的選擇有一定的指導意義。

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