石琴琴+張科峰+任志雄

摘 要： 在版圖設(shè)計過程中經(jīng)常會遇到差分輸出信號共模點存在偏差的問題。以帶共模反饋（CMFB）結(jié)構(gòu)的兩級運算放大器為例，對版圖分別提取寄生電容C+CC和寄生電阻R進行后仿，對比后仿結(jié)果，驗證了共模偏差主要是由于寄生電阻的影響。根據(jù)后仿結(jié)果，采用Calibre軟件對版圖寄生電阻R進行篩選，找到了影響版圖共模點偏差的主要走線，通過將該走線改為并聯(lián)的形式來減小寄生電阻，使輸出差分信號共模偏差由0.172 3 mV下降到15.559 μV。

關(guān)鍵詞： 共模偏差； 寄生參數(shù)； 并聯(lián)； Calibre

中圖分類號： TN710?34 文獻標識碼： A 文章編號： 1004?373X（2014）03?0122?03

A method of reducing the common mode deviation in layout

SHI Qin?qin， ZHANG Ke?feng， REN Zhi?xiong

（Huazhong University of Science and Technology， Wuhan 430074， China）

Abstract： The common mode deviation of differential output signals is commonplace during the layout design process. A two?stage operational amplifier with common feed?back （CMFB） structure is taken for example， the parasitic capacitors C+CC and parasitic resistors R of the layout are extracted to have post?simulation， through comparison， it is proved that the common mode deviation is mainly effected by parasitic resistors. According to the result， the parasitic resistor R of layout is screened by Calibre， and the main line affects the common mode deviation is. The common mode deviation of the differential output signals is reduced from 0.172 3 mV to 15.559 μV by decreasing the parasitic resistors through changing the lines into parallel connection.

Keywords： common mode deviation； parasitic parameter； parallel connection； Calibre

0 引 言

在版圖設(shè)計過程中經(jīng)常會遇到差分輸出信號的共模點存在偏差等問題，尤其在設(shè)計高性能運算放大器的版圖過程中更是常見。運放是模擬電路的基礎(chǔ)，在LPF、VGA、ADC等電路中應(yīng)用廣泛[1?2]，如何設(shè)計一個高性能的運放對模擬電路設(shè)計者而言尤為重要。設(shè)計者在電路級一般較容易實現(xiàn)高性能的要求，但是版圖設(shè)計過程中由于寄生效應(yīng)的影響[3?5]，造成運放DC工作點發(fā)生偏移，嚴重時會直接導致電路不能正常工作。差分信號的共模點偏差是運放版圖設(shè)計過程中常見的一個問題，版圖設(shè)計者通常都會重點考慮版圖布局對稱性的要求而忽略某些敏感信號線的寄生效應(yīng)對電路的影響。本文擬提出一種方法，通過 Calibre xRC提取寄生參數(shù)[6]進行后仿，采用排除法得到影響差分電路版圖共模點的走線，然后通過適當?shù)膬?yōu)化設(shè)計減小該走線的寄生效應(yīng)，從而使版圖的后仿結(jié)果達到設(shè)計要求。

1 方法介紹

1.1 問題說明

本文以帶共模反饋的兩級運算放大器電路為例說明該方法，電路結(jié)構(gòu)如圖1所示，OPA1的差分輸入信號VIN_P，VIN_N經(jīng)兩級放大后輸出差分信號VOUT_P，VOUT_N，OPA2為共模反饋電路，通過反饋電壓[VB1，][VB2]使運放輸出信號的直流點穩(wěn)定。[Vbias1，][Vbias2，][Vbias3]為該運算放大器提供偏置電壓。

對于一個全差分運算放大器來說，進行版圖規(guī)劃和布局時，特別需要注意對稱性，本版圖采用TSMC 0.18 μm CMOS設(shè)計工藝，完成圖1電路的版圖設(shè)計之后，進行DRC，ERC驗證[7?8]；接下來運行Calibre xRC，提取R+C+CC寄生參數(shù)，生成CalibreView，用Spectre仿真config[9]得到版圖的后仿結(jié)果如圖2所示，從圖2可以看到共模反饋運算放大器的layout的共模電平相差0.172 3 mV。

1.2 解決過程

分析以上仿真結(jié)果，共模點的偏差一般來自于版圖走線寄生電阻的影響，寄生電容一般影響交流信號的擺幅和穩(wěn)定性，所以首先驗證這一推斷。再次運行Calibre xRC，分別提取寄生電容C+CC和寄生電阻R并進行后仿，后仿結(jié)果對比如圖3所示，只提取寄生電容（見圖3（a））后仿差分輸出幾乎無共模偏差，而只提取寄生電阻產(chǎn)生了嚴重的共模偏差，很顯然，共模點的偏差主要由于寄生電阻的影響。

圖2 后仿差分輸出電壓（提取R+C+CC）

圖3 提取不同寄生參數(shù)后仿結(jié)果對比

為了對版圖每條走線所貢獻的寄生參數(shù)進行分析，運行Calibre RVE，結(jié)果如圖4所示。

圖4 運行Calibre RVE的寄生參數(shù)結(jié)果

通過對寄生電阻進行篩選，可確定影響版圖共模點值的主要走線，如圖4所示主要有16條，將RVE的結(jié)果復制到Excel，同時在運行Calibre xRC時去掉以上16條線，即不提取這些走線的寄生參數(shù)，通過驗證可知在沒有提取這16條線的情況下對版圖進行后仿結(jié)果正確，所以接下來的工作就是采用排除法找出對版圖影響最大的走線。

再次運行Calibre xRC，提取R+C+CC，在Outputs選項中將以上16條線規(guī)避，圖形界面如圖5所示；然后每次刪掉一組差分信號或者單個信號，迭代運行并仿真即可找到影響版圖性能的走線。

圖5 采用規(guī)避方法運行Calibre xRC

由仿真結(jié)果可知，在本文選擇的實例中走線XI118/NET47的寄生參數(shù)導致運放輸出共模點不對稱，反饋到版圖設(shè)計，對該走線進行優(yōu)化。

1.3 版圖優(yōu)化

版圖優(yōu)化的主要目的是減小寄生效應(yīng)，如果要減小寄生電阻主要采用并聯(lián)走線的方式，減小電容主要采用串聯(lián)走線的方式。金屬孔不是越多越好，孔本身存在寄生電阻，在滿足電流密度的情況下預留適當?shù)挠喽冗M行打孔。

優(yōu)化示意圖如圖6所示，可以看到最初的版本上下兩排金屬線的寄生電阻直接串聯(lián)，通過加入兩條金屬線將上下兩排走線連接起來，由于金屬線并聯(lián)的關(guān)系可以減小整體金屬寄生電阻，提高版圖的性能，實際優(yōu)化對比如圖7所示。

圖6 版圖優(yōu)化示意圖

圖7 實際優(yōu)化對比

1.4 結(jié)果分析

經(jīng)過以上優(yōu)化過程，對圖1電路的版圖重新運行Calibre xRC提取R+C+CC，仿真結(jié)果如圖8所示，可以看到輸出差分信號的共模點由之前的0.172 3 mV減小為15.559 μV，如果進一步對版圖進行優(yōu)化，或者在迭代的過程中多加入幾條金屬線的影響，該偏差會進一步減小。

圖8 優(yōu)化后版圖后仿結(jié)果

2 結(jié) 論

本文提出的方法可大大減小在版圖設(shè)計過程中產(chǎn)生的差分信號共模點偏差，通過對Calibre RVE的仿真結(jié)果分析，結(jié)合Calibre xRC的使用和排除法找到影響版圖性能的走線，然后采用相應(yīng)措施減小該走線的寄生效應(yīng)提升版圖后仿性能。這種方法可應(yīng)用于運算放大器、混頻器等射頻模擬集成電路的版圖設(shè)計。

參考文獻

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[3] 金善子.版圖設(shè)計中的寄生參數(shù)分析[J].中國集成電路，2006（11）：41?44.

[4] HASTINGS Alan.模擬電路版圖的藝術(shù)[M].2版.北京：電子工業(yè)出版社，2011.

[5] QUIRK Michael，SERDA Julian.半導體制造技術(shù)[M].北京：電子工業(yè)出版社，2009.

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[8] Mentor Graphics Corporation. Calibre verification user′s manual [M]. USA： Mentor Graphics Corporation， 2008.

[9] 何樂年，王憶.模擬集成電路設(shè)計與仿真[M].北京：科學出版社，2008.

圖3 提取不同寄生參數(shù)后仿結(jié)果對比

為了對版圖每條走線所貢獻的寄生參數(shù)進行分析，運行Calibre RVE，結(jié)果如圖4所示。

圖4 運行Calibre RVE的寄生參數(shù)結(jié)果

通過對寄生電阻進行篩選，可確定影響版圖共模點值的主要走線，如圖4所示主要有16條，將RVE的結(jié)果復制到Excel，同時在運行Calibre xRC時去掉以上16條線，即不提取這些走線的寄生參數(shù)，通過驗證可知在沒有提取這16條線的情況下對版圖進行后仿結(jié)果正確，所以接下來的工作就是采用排除法找出對版圖影響最大的走線。

再次運行Calibre xRC，提取R+C+CC，在Outputs選項中將以上16條線規(guī)避，圖形界面如圖5所示；然后每次刪掉一組差分信號或者單個信號，迭代運行并仿真即可找到影響版圖性能的走線。

圖5 采用規(guī)避方法運行Calibre xRC

由仿真結(jié)果可知，在本文選擇的實例中走線XI118/NET47的寄生參數(shù)導致運放輸出共模點不對稱，反饋到版圖設(shè)計，對該走線進行優(yōu)化。

1.3 版圖優(yōu)化

版圖優(yōu)化的主要目的是減小寄生效應(yīng)，如果要減小寄生電阻主要采用并聯(lián)走線的方式，減小電容主要采用串聯(lián)走線的方式。金屬孔不是越多越好，孔本身存在寄生電阻，在滿足電流密度的情況下預留適當?shù)挠喽冗M行打孔。

優(yōu)化示意圖如圖6所示，可以看到最初的版本上下兩排金屬線的寄生電阻直接串聯(lián)，通過加入兩條金屬線將上下兩排走線連接起來，由于金屬線并聯(lián)的關(guān)系可以減小整體金屬寄生電阻，提高版圖的性能，實際優(yōu)化對比如圖7所示。

圖6 版圖優(yōu)化示意圖

圖7 實際優(yōu)化對比

1.4 結(jié)果分析

經(jīng)過以上優(yōu)化過程，對圖1電路的版圖重新運行Calibre xRC提取R+C+CC，仿真結(jié)果如圖8所示，可以看到輸出差分信號的共模點由之前的0.172 3 mV減小為15.559 μV，如果進一步對版圖進行優(yōu)化，或者在迭代的過程中多加入幾條金屬線的影響，該偏差會進一步減小。

圖8 優(yōu)化后版圖后仿結(jié)果

2 結(jié) 論

本文提出的方法可大大減小在版圖設(shè)計過程中產(chǎn)生的差分信號共模點偏差，通過對Calibre RVE的仿真結(jié)果分析，結(jié)合Calibre xRC的使用和排除法找到影響版圖性能的走線，然后采用相應(yīng)措施減小該走線的寄生效應(yīng)提升版圖后仿性能。這種方法可應(yīng)用于運算放大器、混頻器等射頻模擬集成電路的版圖設(shè)計。

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[9] 何樂年，王憶.模擬集成電路設(shè)計與仿真[M].北京：科學出版社，2008.

圖3 提取不同寄生參數(shù)后仿結(jié)果對比

為了對版圖每條走線所貢獻的寄生參數(shù)進行分析，運行Calibre RVE，結(jié)果如圖4所示。

圖4 運行Calibre RVE的寄生參數(shù)結(jié)果

通過對寄生電阻進行篩選，可確定影響版圖共模點值的主要走線，如圖4所示主要有16條，將RVE的結(jié)果復制到Excel，同時在運行Calibre xRC時去掉以上16條線，即不提取這些走線的寄生參數(shù)，通過驗證可知在沒有提取這16條線的情況下對版圖進行后仿結(jié)果正確，所以接下來的工作就是采用排除法找出對版圖影響最大的走線。

再次運行Calibre xRC，提取R+C+CC，在Outputs選項中將以上16條線規(guī)避，圖形界面如圖5所示；然后每次刪掉一組差分信號或者單個信號，迭代運行并仿真即可找到影響版圖性能的走線。

圖5 采用規(guī)避方法運行Calibre xRC

由仿真結(jié)果可知，在本文選擇的實例中走線XI118/NET47的寄生參數(shù)導致運放輸出共模點不對稱，反饋到版圖設(shè)計，對該走線進行優(yōu)化。

1.3 版圖優(yōu)化

版圖優(yōu)化的主要目的是減小寄生效應(yīng)，如果要減小寄生電阻主要采用并聯(lián)走線的方式，減小電容主要采用串聯(lián)走線的方式。金屬孔不是越多越好，孔本身存在寄生電阻，在滿足電流密度的情況下預留適當?shù)挠喽冗M行打孔。

優(yōu)化示意圖如圖6所示，可以看到最初的版本上下兩排金屬線的寄生電阻直接串聯(lián)，通過加入兩條金屬線將上下兩排走線連接起來，由于金屬線并聯(lián)的關(guān)系可以減小整體金屬寄生電阻，提高版圖的性能，實際優(yōu)化對比如圖7所示。

圖6 版圖優(yōu)化示意圖

圖7 實際優(yōu)化對比

1.4 結(jié)果分析

經(jīng)過以上優(yōu)化過程，對圖1電路的版圖重新運行Calibre xRC提取R+C+CC，仿真結(jié)果如圖8所示，可以看到輸出差分信號的共模點由之前的0.172 3 mV減小為15.559 μV，如果進一步對版圖進行優(yōu)化，或者在迭代的過程中多加入幾條金屬線的影響，該偏差會進一步減小。

圖8 優(yōu)化后版圖后仿結(jié)果

2 結(jié) 論

本文提出的方法可大大減小在版圖設(shè)計過程中產(chǎn)生的差分信號共模點偏差，通過對Calibre RVE的仿真結(jié)果分析，結(jié)合Calibre xRC的使用和排除法找到影響版圖性能的走線，然后采用相應(yīng)措施減小該走線的寄生效應(yīng)提升版圖后仿性能。這種方法可應(yīng)用于運算放大器、混頻器等射頻模擬集成電路的版圖設(shè)計。

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