馬力科

（中國西南電子技術研究所，成都 610036）

新型多通道寬帶接收激勵器設計*

馬力科＊＊

（中國西南電子技術研究所，成都 610036）

為滿足機載綜合前端寬帶數(shù)據(jù)高速射頻采樣和激勵合成的要求，以及解決傳統(tǒng)接收激勵器平臺方案中接收激勵與信號處理未分離和傳輸數(shù)據(jù)帶寬不足兩大問題，提出了新型多通道寬帶接收激勵器設計方案。該方案不僅實現(xiàn)了多通道500 Msample/s高速模數(shù)、數(shù)模轉換，還通過對接收激勵通道及高速數(shù)據(jù)接口邏輯巧妙設計實現(xiàn)了在接收端完美復原傳輸端數(shù)據(jù)流信號，實現(xiàn)了FPGA的4x高速吉比特傳輸接口與后端信號處理FPGA之間最高可達10 Gb/s的高速點對點數(shù)據(jù)通信，實現(xiàn)了真正意義上的多通道寬帶接收激勵功能，具有推廣意義。

機載前端設備;寬帶接收激勵器;信號復原;高速接口;多通道

1 引言

中頻信號采樣和信號合成是數(shù)字信號處理機的模擬前端，隨著系統(tǒng)綜合化和軟件無線電理論的發(fā)展，寬帶高速采樣和高速信號處理的要求越來越高，射頻采樣概念也被提及，同時，軟件無線電要求軟件可重構。因此，人們提出了將傳感器及數(shù)字前端與信號處理在硬件上分離，前者作為接收激勵器單獨存在的實現(xiàn)方案。此外，將傳感器和高速采樣、發(fā)射放在一起，通過高速電信號或光信號還可實現(xiàn)接收激勵與信號處理機的長距離通信的需求。

最早實現(xiàn)的接收激勵功能與信號處理是作為一個模塊存在于機架內［1］，將模數(shù)轉換器（AD）、數(shù)模轉換器（DA）與含有調制解調算法的現(xiàn)場可編程門陣列（FPGA）采用并行數(shù)據(jù)互聯(lián)。互聯(lián)信號線多，傳輸距離短，需完成并行信號同步。接收激勵功能與信號處理功能并沒有分離。

文獻［2］提到的傳統(tǒng)接收激勵器在收發(fā)兩端都添加串行并行轉換芯片，在發(fā)射端實現(xiàn)并行數(shù)據(jù)轉化為串行LVDS數(shù)據(jù)流再進行傳輸，在接收端同步解串化，恢復并行數(shù)據(jù)。它的采樣帶寬一般在幾兆赫到幾十兆赫之間，數(shù)字信號處理板與接收激勵器之間通過數(shù)字中頻LVDS信號接口，將并行信號轉換為串行LVDS數(shù)據(jù)流信號，通過高速背板進行互聯(lián)，實現(xiàn)接收激勵與數(shù)字信號處理的分離。采用串行數(shù)據(jù)流方式傳輸數(shù)據(jù)的優(yōu)勢在于:首先，遠距離傳輸對串行信號的影響不如對并行信號的同步影響大;其次，高速數(shù)據(jù)串行傳輸取代低速并行傳輸，可以節(jié)約數(shù)據(jù)通道。但此類接收激勵器只能傳輸幾兆到幾十兆采樣數(shù)據(jù)，數(shù)據(jù)傳輸速率小于1 Gb/s。

由于傳統(tǒng)接收激勵器仍然滿足不了采樣數(shù)據(jù)幾百兆、傳輸速率達10 Gb/s的要求，新型多通道接收激勵器平臺在傳統(tǒng)接收激勵方案的基礎上進行了改進，不僅在硬件上選用采樣率1 Gsample/s的高速AD、500 Msample/s的DA芯片，實現(xiàn)L頻段直接射頻采樣，還拋棄傳統(tǒng)方案中采用專用芯片串并轉換的方式，直接采用FPGA的4x高速吉比特收發(fā)器GTX 通過 FPGA 程序實現(xiàn) Aurora協(xié)議［3－4］，與后端信號處理的FPGA實現(xiàn)點對點高速互聯(lián)，不僅解決了傳統(tǒng)接收激勵器傳感器和信號處理沒有完全分離的問題，也解決了數(shù)據(jù)傳輸帶寬不足的問題。此外，由于采樣的流數(shù)據(jù)攜帶相位信息，在傳輸過程中不能損失，因此在收發(fā)端添加雙口存儲器進行數(shù)據(jù)緩存，通過時序匹配、兩端時鐘同步，實現(xiàn)了連續(xù)采樣流數(shù)據(jù)的完美復原。

2 硬件平臺設計

多通道寬帶接收激勵器平臺可實現(xiàn)4個接收通道、4個發(fā)射通道的接收激勵功能。硬件設計主要芯片包括采樣率為1 Gsample/s高速AD芯片和用采樣率為500 Msample/s高速DA芯片。由于多通道要求，綜合考慮高速接口數(shù)量、性能和功耗的要求，選擇Xilinx最新7系列的FPGA。

多通道寬帶接收激勵器平臺電路框圖如圖1所示。接收通道實現(xiàn)1.5 GHz中頻、200 MHz帶寬的高速射頻直接采樣，采樣速率500 Msample/s;發(fā)射通道實現(xiàn)200 MHz帶寬信號產生，采樣速率500 Msample/s。每一對接收激勵AD、DA對應FPGA的一個4x的吉比特高速端口，構成一個接收激勵通道，接收數(shù)據(jù)和激勵數(shù)據(jù)在FPGA內進行全雙工的傳輸，且互不干擾，從而實現(xiàn)多通道接收激勵。

圖1 多通道寬帶接收激勵器平臺組成框圖Fig.1 Block diagram of multi－ channel wideband transceiver platform

FPGA的高速吉比特端口與后端信號處理模塊之間數(shù)據(jù)互聯(lián)，數(shù)據(jù)速率關系由如下公式計算:

以采樣率 Rs為500 Msample/s，數(shù)據(jù)位寬 Nb為16位進行計算，需要傳輸?shù)臄?shù)據(jù)速率RD為8 Gb/s，經過編碼效率θC為80%的8b10b編碼后，在高速總線上傳輸?shù)臄?shù)據(jù)總速率RTD達到10 Gb/s。當采用4x模式，即使用4對差分線進行傳輸時，每對差分線上數(shù)據(jù)速率為2.5 Gb/s。

3 接收通道數(shù)據(jù)流程設計

接收激勵器平臺接收通道數(shù)據(jù)流程為:模擬信號進入可變增益放大器（VGA），通過AD采樣變?yōu)閿?shù)字信號，F(xiàn)PGA對信號進行檢波，同時通過反向控制VGA的增益控制管腳實現(xiàn)環(huán)路，可認為是自動增益控制（AGC）功能。采樣信號數(shù)據(jù)調理打包，送給高速吉比特數(shù)據(jù)接口，將數(shù)據(jù)發(fā)送給后端信號處理。信號處理部分通過高速接口接收數(shù)據(jù)進行波形恢復，復原采樣信號，實現(xiàn)數(shù)據(jù)長距離無損傳輸，再通過正交下變頻解調，星座映射得到解調碼流。數(shù)據(jù)流程框圖如圖2所示。

圖2 接收通道數(shù)據(jù)流程框圖Fig.2 Flow diagram of receiver channel

4 激勵通道數(shù)據(jù)流程設計

接收激勵平臺激勵通道信號流程為:從高速GTX接口接收需調制的數(shù)據(jù)，通過數(shù)據(jù)復原，數(shù)據(jù)分配為I、Q路調制數(shù)據(jù)，通過雙路DA轉換為基帶信號，通過低通濾波和正交調制，產生1.5 GHz射頻信號。數(shù)據(jù)流程框圖如圖4所示。

圖3 激勵通道數(shù)據(jù)流程框圖Fig.3 Flow diagram of transmission channel

由于采用正交調制體制，I路和Q路具有同樣的數(shù)據(jù)量，若要實現(xiàn)雙路500 Msample/s采樣率、16位寬的信號變換，需要后端高速串行信號帶寬為接收通道的兩倍，對背板傳輸信號完整性壓力很大。從工程化考慮，對調制信號，適量降低采樣分辨率對通信影響不明顯，因此，采用將I路、Q路各使用其高8位，并成一個16位數(shù)據(jù)進行傳輸。這樣，在傳輸速率保持不變的前提下，在沒有犧牲太多信號質量的情況下，還能保證數(shù)字通信正常進行。

5 高速數(shù)據(jù)接口邏輯設計

高速總線的傳輸能力可由硬件設計保證，但寬帶接收激勵器設計的難點在于數(shù)據(jù)流的無損連續(xù)復原。寬帶接收激勵器軟件邏輯代碼設計的關鍵在于數(shù)據(jù)打包和數(shù)據(jù)復原的過程。對連續(xù)采樣信號而言，它與幀信號不同，是連續(xù)的數(shù)據(jù)流，流數(shù)據(jù)攜帶有頻率相位信息，因此數(shù)據(jù)必須是均勻且無誤地傳輸，在發(fā)送和接收端需通過緩存，恢復為連續(xù)數(shù)據(jù)流。

FPGA的GTX的接口采用Aurora協(xié)議，它是一種適合點對點傳輸、輕負載的協(xié)議。由于Aurora協(xié)議簡單，在鏈路質量不佳的情況下不會像Rapid IO之類協(xié)議一樣產生大量重傳，而是直接丟包，因此，一般認為Aurora協(xié)議的可靠性并不優(yōu)，但從另一個角度來講，Aurora協(xié)議可避免鏈路擁塞，適合流式數(shù)據(jù)傳輸。在鏈路質量有保證的前提下，Aurora協(xié)議的可靠性也是能得到保證的。

高速數(shù)據(jù)接口設計原理如圖4所示，AD采樣信號擴展為16位，以采樣速率fs送人FPGA高速接口，為降低訪問速率，采用4并1的方式，通過位寬擴展16位數(shù)據(jù)為64位數(shù)據(jù)，同時接口時鐘速率降低為fs/4，數(shù)據(jù)寫入雙口RAM存儲器，雙口RAM有乒乓機制，當存儲數(shù)據(jù)半滿，激活GTX取數(shù)。當讀完一半時停止讀取，等待下一半數(shù)據(jù)寫滿再激活GTX取數(shù)。

圖4 高速數(shù)據(jù)接口設計原理框圖Fig.4 Diagram of high speed data interface design

設置GTX總線速率為4x 2.5 Gb/s，按流模式進行傳輸。在GTX發(fā)射端，GTX接口反向輸出時鐘即為125 MHz，即發(fā)GTX以125 MHz讀時鐘反向讀取雙口RAM中數(shù)據(jù)，進行發(fā)送。同時，接收端也設置雙口RAM存儲器，收GTX以125 MHz速率將數(shù)據(jù)寫入雙口RAM。接收端已知恢復采樣鐘速率為fo=fs，以fo/4速率64位方式讀取雙口RAM中數(shù)據(jù)，并通過并串轉換將數(shù)據(jù)恢復成為速率fo、16位寬的連續(xù)數(shù)據(jù)流信號。

由于采樣速率不恒為500 MHz，GTX的接口速率也不恒為125 MHz，GTX接口總會出現(xiàn)寫滿或讀空的情況，因此，雙口RAM存儲器起到了平滑收發(fā)兩端數(shù)據(jù)的作用。

當采樣速率 fs＜500 MHz，fs/4 ＜125 MHz，GTX讀取發(fā)端雙口RAM的數(shù)據(jù)需要讀一段停一段，收GTX寫入雙口的數(shù)據(jù)也是寫一段停一段，但只要fs=fo，可保證數(shù)據(jù)無損傳輸，且完美復原傳輸流信號。又當 fs=500 MHz，fs/4=125 MHz，與 GTX 讀雙口RAM的時鐘一致，此時在總線上信號有效傳輸率最大，總線上傳輸速率達到10 Gb/s。

此外，為實現(xiàn)收發(fā)兩端數(shù)據(jù)的連續(xù)恢復，足夠深的數(shù)據(jù)緩存和兩端時鐘的同步是必需的。

6 實現(xiàn)和測試

對多通道寬帶接收激勵器平臺的測試的主要指標包括高速總線傳輸能力測試、接收激勵通道傳輸誤碼率指標測試以及采樣數(shù)據(jù)波形恢復功能測試。

（1）高速總線傳輸能力指標測試

測試條件:在4×2.5 Gb/s的條件下，測試數(shù)據(jù)量大于1013，時間大于30 min，測試傳輸誤碼率。

測試方法:使用 FPGA的誤碼測試功能（IBERT）的IPCORE，可對FPGA底層的高速數(shù)據(jù)端口進行誤碼測試，此測試是物理層及鏈路層測試，不包含傳輸協(xié)議，可直接證明高速總線具備10 Gb/s的傳輸能力。

測試結果:4個通道傳輸誤碼率均為0。

（2）接收激勵通道傳輸誤碼率指標測試

測試條件:在4x 2.5 Gb/s的條件下，測試時間大于2 h，測試傳輸誤碼率。

測試方法:在激勵端發(fā)送順序數(shù)和PN碼數(shù)據(jù)進行誤碼比對，通過位寬擴展，雙口RAM緩存，GTX發(fā)送，在接收端GTX接收數(shù)據(jù)，雙口RAM緩存，到數(shù)據(jù)恢復。在數(shù)據(jù)恢復端進行比對，測試統(tǒng)計傳輸誤碼，可證明接收激勵通道實現(xiàn)了高速無損傳輸。

測試結果:在4x 2.5 Gb/s的條件下，測試時間大于2 h，誤碼率均為0。

（3）采樣數(shù)據(jù)波形復原功能測試

測試條件:在接收通道注入1.2 GHz射頻信號，AD 分別使用100 Mb/s、300 Mb/s、500 Mb/s采樣速率對中頻信號進行采樣，測試是否能夠實現(xiàn)波形復原。

測試方法:FPGA將采樣信號傳輸?shù)胶蠹壭盘柼幚聿⑦M行信號波形恢復，查看采樣波形，將波形的16位數(shù)據(jù)線和時鐘信號接入安捷倫邏輯分析儀，可看到恢復后的數(shù)據(jù)波形，可證明采樣數(shù)據(jù)波形復原功能運行正常。

測試結果如圖5所示，可實現(xiàn)連續(xù)數(shù)據(jù)流波形完美復原。

圖5 復原后的采樣數(shù)據(jù)波形圖Fig.5 Recovery sampling wave of receiver channel

表1給出了本文多通道接收激勵器平臺與傳統(tǒng)接收激勵器的指標對比情況。

表1 新型多通道接收激勵器平臺與傳統(tǒng)接收激勵器的指標對比Table 1 Comparison between novel multi－channel transceiver and traditional transceivers

以上測試可知，多通道寬帶接收激勵器可滿足最高達10 Gb/s的高速數(shù)據(jù)無損傳輸，且可完美復原采樣數(shù)據(jù)流波形。

7 結束語

與傳統(tǒng)的接收激勵器相比，本文提出的新型多通道寬帶接收激勵器平臺實現(xiàn)方法可解決傳統(tǒng)方法傳感器和信號處理沒有完全分離的問題和傳輸數(shù)據(jù)帶寬不足的問題，滿足了當前實時寬帶、射頻直接采樣和調制的需求。它的優(yōu)點在于:

（1）具備高速AD、DA，可實現(xiàn)高速射頻采樣;

（2）通過FPGA的高速串行GTX數(shù)據(jù)接口設計實現(xiàn)了高速數(shù)據(jù)無損收發(fā)，經測試證明，每通道數(shù)據(jù)傳輸能力最高可達10 Gb/s;

（3）可實現(xiàn)連續(xù)采樣數(shù)據(jù)流信號的完美復原。

綜上所述，新型多通道寬帶接收激勵器平臺可滿足采樣率上百兆、數(shù)據(jù)傳輸速率10 Gb/s的傳輸需求，在嵌入式高速寬帶通信等領域具有推廣意義。由于AD采樣速率還在不斷提高，對于采樣速率大于500 MHz甚至上GHz的接收激勵應用，可以將并行路數(shù)提高，如提高至8x或16x模式，進行傳輸，但在FPGA內部還要進行并行處理，這需要進一步研究解決。

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Design of a Novel M ulti－channel W ideband Transceiver

MA Li－ke
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

To satisfy the demand of high speed wideband radio frequency sampling and signal synthesizing in airborne frontend equipment and also solve transceiver isolation with signal processing and limit of transmission bandwidth of traditional solutions，a novel multi－ channel wideband transceiver solution is provided.High speed digital－to－analog converter（DAC）and analog－to－digital converter（ADC）working at 500 Msample/s are used.Perfect recovery of data signal at receiver－end is realized through receiving and simulating channel logic interface design.Inter－FPGA data communication between transceiver and signal processor is transferred at 10 Gb/s at most.The true multi－ channel wideband transceiver function is realized and it will find wide applications in high speed wideband communications.

airborne frontend equipment;wideband transceiver;signal recovery;high speed interface;multi－channel

TN802;TN911

A

1001－893X（2014）05－0600－05

10.3969/j.issn.1001 －893x.2014.05.014

馬力科.新型多通道寬帶接收激勵器設計［J］.電訊技術，2014，54（5）:600 －604.［MA Li－ke.Design of a Novel Multi－ channel Wideband Transceiver［J］.Telecommunication Engineering，2014，54（5）:600 － 604.］

2013－11－28;

2014－03－07

date:2013－11－28;Revised date:2014－03－07

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mcdona_cn@163.com Corresponding author:mcdona_cn@163.com

馬力科（1982—），男，四川成都人，2007年獲工學碩士學位，現(xiàn)為工程師，主要從事通信與信號處理處理平臺及嵌入式系統(tǒng)開發(fā)工作。

MA Li－ ke was born in Chengdu，Sichuan Province，in 1982.He received the M.S.degree in 2007.He is now an enginner.His researchconcerns communication and signal processing，embedded system development.

Email:mcdona_cn@163.com