施海鋒，柏玉嫻

(南京電子技術(shù)研究所， 南京210039)

0 引言

現(xiàn)代相控陣?yán)走_(dá)的控制器主要是根據(jù)作戰(zhàn)任務(wù)確定雷達(dá)工作方式和工作參數(shù)，對(duì)雷達(dá)資源進(jìn)行自適應(yīng)調(diào)度與管理，是雷達(dá)系統(tǒng)實(shí)現(xiàn)多目標(biāo)、多任務(wù)的關(guān)鍵，性能直接影響雷達(dá)的目標(biāo)容量和測(cè)量精度［1］。XILINX公司的Virtex-5 FXT平臺(tái)集成了兩個(gè)PowerPC440嵌入式處理器內(nèi)核和若干高速串行收發(fā)(Serdes)接口以及大量的IP核［2］，獲得了VxWorks實(shí)時(shí)嵌入式操作系統(tǒng)支持，全面地滿(mǎn)足了雷達(dá)控制的實(shí)時(shí)性強(qiáng)、接口種類(lèi)多、集成度高的需求特點(diǎn)，是高性能嵌入式雷達(dá)控制器的一個(gè)良好選擇。但目前該平臺(tái)的應(yīng)用處理大多基于VxWorks的單PowerPC，接口主要以千兆以太網(wǎng)等方式為主，既存在著較大的資源浪費(fèi)，也無(wú)法完全滿(mǎn)足雷達(dá)控制日益增長(zhǎng)的性能要求。在不大幅度提高設(shè)計(jì)成本的前提下，本文提出一種“主-從”異構(gòu)式控制模型架構(gòu)的嵌入式雷達(dá)控制器設(shè)計(jì)方案，充分發(fā)揮Virtex-5 FXT平臺(tái)的能力，提高雷達(dá)控制器性能。

1 應(yīng)用需求

雷達(dá)控制器一般依據(jù)雷達(dá)駐留或脈沖周期規(guī)劃任務(wù)，實(shí)時(shí)數(shù)據(jù)的接收、處理、發(fā)送等工作必須在同一駐留或脈沖周期的規(guī)定時(shí)間內(nèi)完成才能實(shí)現(xiàn)雷達(dá)的協(xié)調(diào)工作［3］。隨著大型數(shù)字陣列雷達(dá)等新型雷達(dá)的研制，雷達(dá)控制器面臨的新需求主要有:

(1)控制周期要求小于200 μs，并有進(jìn)一步縮小的趨勢(shì);

(2)多雷達(dá)間的精密協(xié)同要求任務(wù)編排精度從幾十微秒提高到幾十納秒，并具備多優(yōu)先級(jí)、多駐留的預(yù)處理能力;

(3)需要實(shí)現(xiàn)高精度的坐標(biāo)轉(zhuǎn)換，多陣面或多相限的波束指向計(jì)算;

(4)控制信息容量快速增長(zhǎng)，控制接口的帶寬需要達(dá)到幾Gbps以上、延時(shí)控制在幾十微秒以?xún)?nèi)。

以動(dòng)平臺(tái)數(shù)字陣?yán)走_(dá)為例，雷達(dá)控制器的主要工作有:信息接收、存儲(chǔ)(處理時(shí)間T1)、調(diào)度指令解析(T2)、系統(tǒng)時(shí)間同步(T3)、多優(yōu)先級(jí)任務(wù)規(guī)劃與編排(T4)、定時(shí)參數(shù)計(jì)算(T5)、導(dǎo)航數(shù)據(jù)平滑(T6)、坐標(biāo)轉(zhuǎn)換(T7)、波束指向計(jì)算(T8)、控制指令生成(T9)、系統(tǒng)狀態(tài)監(jiān)控(T10)、指令輸出(T11)等。這些任務(wù)在邏輯上大多屬于關(guān)聯(lián)任務(wù)，一個(gè)任務(wù)的執(zhí)行依賴(lài)于上一個(gè)或多個(gè)任務(wù)的執(zhí)行結(jié)果。只有一個(gè)處理器的情況下，幾個(gè)動(dòng)態(tài)任務(wù)同時(shí)請(qǐng)求業(yè)務(wù)時(shí)進(jìn)出運(yùn)行隊(duì)列所帶來(lái)的開(kāi)銷(xiāo)會(huì)導(dǎo)致處理時(shí)間的不確定，從而降低系統(tǒng)的整體性能。在接口方面，目前使用的以太網(wǎng)TCP/IP協(xié)議的解析也會(huì)消耗大量的處理器資源。單PowerPC雷達(dá)控制器的處理性能和接口能力均無(wú)法滿(mǎn)足這些新需求。

基于已有的Virtex-5 FXT硬件平臺(tái)，考慮從兩個(gè)方面提高雷達(dá)控制器的性能:

(1)通過(guò)雙核并行處理提高處理性能;

(2)采用更好的總線(xiàn)技術(shù)提高接口處理能力。

2 關(guān)鍵技術(shù)分析與設(shè)計(jì)

2.1 多核處理架構(gòu)與操作系統(tǒng)

多核處理器是將多個(gè)處理器內(nèi)核集成在一塊芯片上，支持多個(gè)處理器內(nèi)核之間任務(wù)的劃分和分配，并能夠并行執(zhí)行任務(wù)［4］。主流的多核技術(shù)主要有兩種架構(gòu):

(1)對(duì)等同構(gòu)架構(gòu)，如Intel的酷睿2等。在要求進(jìn)行并行處理時(shí)，同構(gòu)多核架構(gòu)容易獲得比較好的效果。但同構(gòu)多核處理性能會(huì)受到軟件中必須串行執(zhí)行部分的制約。如果考慮用于保持高速緩存相關(guān)性時(shí)的同步時(shí)間，以及多個(gè)內(nèi)核集中訪(fǎng)問(wèn)內(nèi)存時(shí)的待機(jī)時(shí)間等，整體處理能力的提升可能并不明顯。

(2)“主核+從核”的異構(gòu)架構(gòu)，異構(gòu)處理器集成了包括通用處理器內(nèi)核和特定高性能處理內(nèi)核的多種處理核。典型的有TI公司的ARM和數(shù)字信號(hào)處理DSP結(jié)合的OMAP系列多核芯片以及AMD公司的CPU和GPU結(jié)合的APU處理器等。異構(gòu)多核處理器提供了兩全和均衡的方案，內(nèi)核的異構(gòu)性可以同時(shí)執(zhí)行具有不同要求的應(yīng)用程序，CPU致力于執(zhí)行傳統(tǒng)處理器的主要任務(wù)，比如運(yùn)行操作系統(tǒng)、執(zhí)行傳統(tǒng)的串行任務(wù)等，DSP或GPU等則執(zhí)行數(shù)學(xué)密集型計(jì)算。

目前，針對(duì)多核設(shè)計(jì)的操作系統(tǒng)處理模式主要有以下3種:

(1)對(duì)稱(chēng)多處理(Symmetric multiprocessing，SMP)，一個(gè)操作系統(tǒng)的實(shí)例可以同時(shí)管理所有CPU內(nèi)核，且應(yīng)用并不綁定某一個(gè)內(nèi)核。

(2)非對(duì)稱(chēng)多處理(Asymmetric multiprocessing，AMP)，每個(gè)CPU內(nèi)核運(yùn)行一個(gè)獨(dú)立的操作系統(tǒng)或同一操作系統(tǒng)的獨(dú)立實(shí)例。AMP可以是同構(gòu)的，所有內(nèi)核運(yùn)行同一種類(lèi)型和版本的操作系統(tǒng);也可以是異構(gòu)的，每個(gè)內(nèi)核運(yùn)行不同類(lèi)型或版本的操作系統(tǒng)。

(3)混合多處理(Bound multiprocessing，BMP)，BMP結(jié)合了SMP高級(jí)資源管理和AMP應(yīng)用控制的混合功能，一個(gè)操作系統(tǒng)的實(shí)例可以同時(shí)管理所有CPU內(nèi)核，但每個(gè)應(yīng)用被鎖定于某個(gè)指定的核心。

這3種模式都有其各自的優(yōu)點(diǎn)和缺點(diǎn)。每一個(gè)模式適合于解決某方面的特定問(wèn)題，而且對(duì)操作系統(tǒng)的要求也各不相同。

2.2 異構(gòu)雙核架構(gòu)設(shè)計(jì)

為滿(mǎn)足微秒級(jí)的強(qiáng)實(shí)時(shí)處理要求，雷達(dá)控制器一般采用VxWorks操作系統(tǒng)，該系統(tǒng)支持實(shí)時(shí)系統(tǒng)的一系列特征包括多任務(wù)，中斷支持，任務(wù)搶占式調(diào)度和循環(huán)調(diào)度［5］。操作系統(tǒng)程序?qū)ο到y(tǒng)進(jìn)行管理而花費(fèi)的時(shí)間和空間稱(chēng)為操作系統(tǒng)開(kāi)銷(xiāo)。對(duì)于VxWorks主要是中斷響應(yīng)、任務(wù)切換以及內(nèi)存管理等。雖然微內(nèi)核設(shè)計(jì)使VxWorks縮減了系統(tǒng)開(kāi)銷(xiāo)并加速了對(duì)外部事件的反應(yīng)，但VxWorks的中斷處理程序中實(shí)現(xiàn)的功能有很多限制，比如不能進(jìn)行浮點(diǎn)運(yùn)算、獲取信號(hào)量等，需要把這些工作留給任務(wù)來(lái)做。實(shí)際測(cè)試Power-PC440處理器一次中斷響應(yīng)及任務(wù)啟動(dòng)時(shí)間需要14-20 μs，當(dāng)有多個(gè)中斷與任務(wù)時(shí)，對(duì)于雷達(dá)控制器而言是一筆不小的開(kāi)銷(xiāo)。

如何設(shè)計(jì)Virtex-5 FXT平臺(tái)中的兩個(gè)PowerPC440嵌入式處理器架構(gòu)主要取決于以下3個(gè)因素:

(1)實(shí)時(shí)性設(shè)計(jì)。核心問(wèn)題是降低雷達(dá)控制器的軟件運(yùn)行時(shí)間。如前所述，雷達(dá)控制的大多數(shù)任務(wù)屬于串行連接關(guān)系，因此SMP并不是最優(yōu)方案。如果采用AMP方式分別運(yùn)行 VxWorks操作系統(tǒng)，則兩個(gè)CPU均有部分資源被用于操作系統(tǒng)自身開(kāi)銷(xiāo)。此時(shí)，操作系統(tǒng)的應(yīng)用反而不能充分發(fā)揮處理器性能。

(2)開(kāi)發(fā)成本。目前最新的VxWorks6.X版本操作系統(tǒng)與Workbench集成開(kāi)發(fā)環(huán)境已經(jīng)支持該平臺(tái)的AMP或SMP應(yīng)用，但操作系統(tǒng)以及開(kāi)發(fā)環(huán)境都是專(zhuān)有的，操作系統(tǒng)的升級(jí)成本非常昂貴。

(3)技術(shù)可行性。PowerPC440目前既支持基于VxWorks操作系統(tǒng)的開(kāi)發(fā)，也可利用XILINX公司的ISE軟件編程實(shí)現(xiàn)類(lèi)DSP的中斷處理、浮點(diǎn)運(yùn)算、接口處理等功能。

根據(jù)上述的分析，目前的改進(jìn)方案是對(duì)兩個(gè)PowerPC核進(jìn)行異構(gòu)化的主、從劃分:主處理器類(lèi)似于通用CPU，運(yùn)行VxWorks操作系統(tǒng)，實(shí)現(xiàn)整個(gè)系統(tǒng)的管理:包括內(nèi)存與文件系統(tǒng)管理、人機(jī)接口、數(shù)據(jù)的處理、高速接口控制等;從處理器類(lèi)似于DSP，配置一個(gè)32位浮點(diǎn)運(yùn)算單元(FPU)，專(zhuān)用于計(jì)算密集型運(yùn)算，不運(yùn)行操作系統(tǒng)，利用C語(yǔ)言編程。

2.3 高速接口設(shè)計(jì)

以太網(wǎng)TCP/IP協(xié)議棧解析需要大量的軟件開(kāi)銷(xiāo)，基于Virtex-5 FXT的PowerPC平臺(tái)與VxWorks6.7環(huán)境的測(cè)試條件下，標(biāo)準(zhǔn)UDP協(xié)議報(bào)文的傳輸性能最高僅達(dá)到約180 Mbps。這已經(jīng)遠(yuǎn)不能滿(mǎn)足現(xiàn)階段的雷達(dá)控制器的帶寬與實(shí)時(shí)性要求。因此需要從商用市場(chǎng)上尋求新的高性能開(kāi)放式總線(xiàn)技術(shù)。

光纖通道(FiberChannel，F(xiàn)C)兼顧了網(wǎng)絡(luò)與通道的優(yōu)點(diǎn)，具備高帶寬(目前規(guī)范最高16 Gbps)、延時(shí)確定性(最小延時(shí)2 μs)、可伸縮性(包括點(diǎn)到點(diǎn)、仲裁環(huán)、交換拓?fù)?等優(yōu)點(diǎn)，可為復(fù)雜軍用綜合電子信息系統(tǒng)定制中、大規(guī)模的交換系統(tǒng)，提供實(shí)時(shí)的控制和響應(yīng)以及大數(shù)據(jù)量的傳輸能力。

RapidIO技術(shù)是目前惟一的嵌入式系統(tǒng)互連國(guó)際標(biāo)準(zhǔn)(ISO/IEC 18372)，數(shù)據(jù)幀小，具備很強(qiáng)的實(shí)時(shí)性，支持通道捆綁提供更高的帶寬，適合于插箱級(jí)的緊耦合系統(tǒng)。RapidIO互連定義包含兩類(lèi)技術(shù):面向高性能微處理器及系統(tǒng)互連的ParallelRapidIO接口;面向串行背板、DSP和相關(guān)串行控制平面應(yīng)用的SerialRapidIO接口。本文主要描述的串行 RapidIO技術(shù)(sRIO)。

光纖通道FC和RapidIO主要面向高性能嵌入式互連通信，層次結(jié)構(gòu)簡(jiǎn)潔，均可以實(shí)現(xiàn)基于硬件的高效數(shù)據(jù)傳輸，成為嵌入式系統(tǒng)應(yīng)用的優(yōu)選。

本控制器中采用FC替代千兆以太網(wǎng)接口作為主要外部通訊接口，模塊之間數(shù)據(jù)交互則使用sRIO接口。千兆以太網(wǎng)接口則主要用于系統(tǒng)調(diào)試或作為輔助外部接口使用。

3 系統(tǒng)設(shè)計(jì)

在確定了異構(gòu)雙核架構(gòu)以及FC、sRIO等外部接口后，嵌入式雷達(dá)控制器的具體設(shè)計(jì)構(gòu)架如圖1，控制器采用符合VITA 46規(guī)范的6U VPX板卡形式，基于一片Virtex-5 FX200T芯片構(gòu)建，處理器與接口功能均采用IP形式在FPGA內(nèi)部硬件實(shí)現(xiàn)(如圖1虛線(xiàn)內(nèi)所示)，電平轉(zhuǎn)換、總線(xiàn)驅(qū)動(dòng)則由專(zhuān)用芯片完成。為滿(mǎn)足光纖信號(hào)的輸入輸出，采用VPX電光混合連接器。

圖1 雷達(dá)控制器構(gòu)架圖

3.1 主要性能

嵌入式雷達(dá)控制器主要性能如下:

(1)兩個(gè) PowerPC440處理器，工作主頻 400 MHz;

(2)1GByte片外DDR2 SDRAM，1GByte FLASH;

(3)支持2路4.25G FC、一路X4 3.125G sRIO、自定義協(xié)議Serdes接口;

(4)支持多路1000base-T、1000base-X以太網(wǎng)接口。

3.2 硬件設(shè)計(jì)

集成在FPGA里的兩個(gè)32位定點(diǎn)PowerPC是控制器的核心，具備獨(dú)立的內(nèi)存存儲(chǔ)空間(DDR2 SDRAM)，主 PowerPC配置了外部程序存儲(chǔ)空間(FLASH)，從PowerPC的程序運(yùn)行在FPGA內(nèi)部的BRAM中，執(zhí)行文件包含在FPGA的配置文件里。在配置了中斷處理器、串口等設(shè)備后就組成了一個(gè)雙PowerPC基本系統(tǒng)。

根據(jù)FPGA內(nèi)部的資源，控制器實(shí)現(xiàn)了兩路4.25G規(guī)范FC，一路X4 3.125G sRIO接口，兩種接口協(xié)議解析均由FPGA硬件完成，具備高效、穩(wěn)定的優(yōu)點(diǎn)。FPGA中僅使用了一個(gè)以太網(wǎng)MAC核，通過(guò)一片以太網(wǎng)交換芯片實(shí)現(xiàn)多通道的1000base-T、1000base-X以太網(wǎng)接口擴(kuò)展。FPGA內(nèi)部提供了專(zhuān)用的DMA通道和PowerPC處理器本地總線(xiàn)接口(PLB)，掛接在DMA和PLB上的設(shè)備可與DDR2內(nèi)存直接交互數(shù)據(jù)。每個(gè)DMA通道可提供6.4 Gbps(32位，200 MHz)的理論帶寬;PLB總線(xiàn)的理論帶寬達(dá)到了12.8Gbps(128位，100 MHz)［6］。為保證接口帶寬，以太網(wǎng)、sRIO、Serdes等接口均掛接在DMA上;兩路4.25 Gbps光纖通道使用PLB總線(xiàn)。

兩個(gè)內(nèi)核之間的通信機(jī)制是雙核系統(tǒng)設(shè)計(jì)的關(guān)鍵［7］。本方案中，主處理器面臨多個(gè)任務(wù)并管理通訊接口，因此中斷源多，配置專(zhuān)用的中斷控制器，可實(shí)現(xiàn)32個(gè)中斷源的多優(yōu)先級(jí)控制。從處理器主要用于高性能的計(jì)算，任務(wù)相對(duì)較少，因此利用GPIO狀態(tài)觸發(fā)實(shí)現(xiàn)簡(jiǎn)單快速的中斷響應(yīng)。主處理器與從處理器之間主要通過(guò)中斷實(shí)現(xiàn)同步與互斥，并通過(guò)FPGA內(nèi)部的雙口RAM實(shí)現(xiàn)數(shù)據(jù)共享，為避免兩個(gè)處理器同時(shí)寫(xiě)同一片RAM區(qū)引起的數(shù)據(jù)出錯(cuò)，提前將內(nèi)存分為若干塊并分配給每個(gè)任務(wù)，每塊內(nèi)存地址空間只允許一個(gè)處理核進(jìn)行寫(xiě)操作。

3.3 雙核開(kāi)發(fā)流程

雙核的開(kāi)發(fā)需要利用ISE套件和Workbench軟件共同完成，首先通過(guò)ISE套件中的EDK軟件調(diào)用PowerPC、DMA控制器、PLB總線(xiàn)控制器、內(nèi)存接口控制器、FPU、以太網(wǎng) MAC、sRIO、FC等硬核組成一個(gè)雙PowerPC硬件系統(tǒng)，對(duì)各IP進(jìn)行內(nèi)存地址、中斷等的配置后，再分別對(duì)兩個(gè)PowerPC進(jìn)行不同的軟件設(shè)計(jì):主處理首先生成最簡(jiǎn)化BSP包，逐步增加各種驅(qū)動(dòng)后開(kāi)展VxWorks操作系統(tǒng)的軟硬件的調(diào)試;從處理直接利用ISE軟件進(jìn)行編程與調(diào)試;兩個(gè)PowerPC分別完成調(diào)試后開(kāi)展中斷和內(nèi)存交互等的協(xié)同調(diào)試。具體流程如圖2所示。

圖2 雷達(dá)控制器雙核開(kāi)發(fā)流程圖

4應(yīng)用

根據(jù)現(xiàn)在的設(shè)計(jì)，操作系統(tǒng)無(wú)法對(duì)兩個(gè)處理器進(jìn)行統(tǒng)一的任務(wù)調(diào)度與資源平衡。因此，雙核之間任務(wù)的預(yù)先分配是雙核能否發(fā)揮最大效能的關(guān)鍵。任務(wù)規(guī)劃及并行處理優(yōu)化原則如下:

(1)任務(wù)屬性分類(lèi)及分配。主處理器完成涉及大量?jī)?nèi)存與外部接口操作的任務(wù);從處理器完成涉及大量浮點(diǎn)運(yùn)算的任務(wù);

(2)對(duì)任務(wù)進(jìn)行功能內(nèi)聚及優(yōu)先級(jí)規(guī)劃，關(guān)聯(lián)性強(qiáng)的工作作為一個(gè)任務(wù)來(lái)運(yùn)行，避免多個(gè)任務(wù)之間大量的通信影響系統(tǒng)效率;對(duì)于實(shí)時(shí)性要求高的任務(wù)以高優(yōu)先級(jí)運(yùn)行，以保證事件的實(shí)時(shí)響應(yīng);

(3)主、從處理器均采用靜態(tài)內(nèi)存分配方案，在程序編譯時(shí)候?qū)⑺行枰膬?nèi)存都已經(jīng)分配好。避免內(nèi)存動(dòng)態(tài)分配帶來(lái)的延時(shí)或一次分配失敗;

(4)對(duì)所有任務(wù)的處理時(shí)間進(jìn)行測(cè)算，合理調(diào)整部分任務(wù)的執(zhí)行順序，將主、從處理器之間的等待時(shí)間控制為盡可能短。

雙核任務(wù)規(guī)劃如圖3所示。

圖3 雙核任務(wù)規(guī)劃示意圖

應(yīng)用表明:預(yù)先規(guī)劃較好的實(shí)現(xiàn)了主、從處理器的負(fù)荷均衡，提高了雙核執(zhí)行效率和處理性能;FC、sRIO等基于硬件處理協(xié)議接口大幅減少了CPU在接口協(xié)議處理上的開(kāi)銷(xiāo)。雙核控制器對(duì)比基于千兆以太網(wǎng)的單核處理控制器，性能改善最高可達(dá)到60%以上，實(shí)際傳輸帶寬提高了10倍以上?；谇д滓蕴W(wǎng)的單核處理控制器原先可滿(mǎn)足最短600 μs左右雷達(dá)駐留周期的實(shí)時(shí)控制;雙核控制器則可滿(mǎn)足200 μs以?xún)?nèi)駐留周期的應(yīng)用需求。

5 結(jié)束語(yǔ)

多核處理進(jìn)入嵌入式系統(tǒng)是大勢(shì)所趨，內(nèi)嵌高性能多核處理器的FPGA在嵌入式控制領(lǐng)域具有廣闊的應(yīng)用前景。本設(shè)計(jì)針對(duì)雷達(dá)控制特定的應(yīng)用需求，在設(shè)計(jì)成本及技術(shù)風(fēng)險(xiǎn)有效控制的前提下，充分挖掘Virtex5-FXT平臺(tái)的能力，實(shí)現(xiàn)了一種異構(gòu)式雙Power-PC雷達(dá)控制器的構(gòu)建與應(yīng)用，改進(jìn)后的控制器處理性能得以大幅提升。同時(shí)，F(xiàn)C、sRIO等國(guó)際規(guī)范的高速接口的應(yīng)用，使得控制器具備了良好的通用性。該控制器被應(yīng)用于大型數(shù)字陣列相控陣?yán)走_(dá)中，取得了良好的使用實(shí)效和較高的性?xún)r(jià)比。

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