楊龍劍，高曉宇

（中國電子科技集團公司第三十研究所，四川 成都 610041）

0 引言

網(wǎng)同步是數(shù)字通信網(wǎng)的基本要求，其功能是將同步信息從基準(zhǔn)時鐘源向各個通信節(jié)點傳遞，讓通信網(wǎng)中的時鐘建立并保持同步關(guān)系，以滿足通信網(wǎng)絡(luò)傳遞業(yè)務(wù)的需求。網(wǎng)同步技術(shù)的原理框圖如圖1所示。

圖1 網(wǎng)同步技術(shù)的原理

網(wǎng)同步技術(shù)的實現(xiàn)主要由時鐘源、時鐘同步電路、時鐘扇出等幾個功能單元完成。時鐘源一般來源于基準(zhǔn)時鐘源、上級通信節(jié)點的時鐘或者高穩(wěn)晶振。時鐘同步電路通常由鎖相環(huán)（PLL,Phase Lock Loop）電路實現(xiàn)，其電路結(jié)構(gòu)如圖2所示[1-2]。傳統(tǒng)PLL電路占用面積大、功耗高、相噪比較大、頻率跟蹤能力有限，并且其輸出與輸入緊緊耦合在一起，當(dāng)輸入?yún)⒖紩r鐘丟失時，PLL進入自由振蕩狀態(tài)，會導(dǎo)致通信節(jié)點間時鐘失步。為了解決傳統(tǒng)PLL的這些缺點，這里采用了DDS技術(shù)來實現(xiàn)網(wǎng)同步。

圖2 PLL原理框

1 DDS技術(shù)介紹

1.1 DDS簡介

直接數(shù)字合成（DDS,Direct Digital Synthesis）是從相位出發(fā)，直接采用數(shù)字技術(shù)合成所需波形的一種頻率合成技術(shù)。是繼直接頻率合成和間接頻率合成之后，隨著數(shù)字集成電路和微電子技術(shù)的進步而迅速發(fā)展起來的第三代頻率合成技術(shù)。

DDS的原理框圖如圖3所示[3]，主要由相位累加器、相位/幅度查找表、D/A轉(zhuǎn)換器、低通濾波器組成。其工作過程是:相位累加器在系統(tǒng)時鐘 Fsys的控制下進行累加，累加結(jié)果作為相位/幅度查找表的地址進行查表，輸出波形信號的數(shù)字幅度序列，再由D/A轉(zhuǎn)換器將幅度數(shù)字序列轉(zhuǎn)換為模擬電壓，最后經(jīng)過低通濾波器將D/A轉(zhuǎn)換器輸出的階梯波形信號平滑為連續(xù)波形。

圖3 DDS原理框圖

1.2 DDS特性

當(dāng)相位累加器的位寬為N bit時，DDS的輸出頻率與系統(tǒng)時鐘的關(guān)系為:

從表達式（1）可以看出:

1）當(dāng)K=1時，DDS輸出的最低頻率為Fsys/2N，即DDS的頻率分辨率?，F(xiàn)在的DDS芯片的相位累加器的位寬一般為32 bit或者 48 bit，由此可以看出DDS具有很高的頻率分辨率。

2）輸出FO與Fsys具有線性關(guān)系，只要系統(tǒng)時鐘具有高穩(wěn)定度，DDS能輸出具有同樣穩(wěn)定度的時鐘。

3）DDS控制頻率方便，改變系統(tǒng)時鐘頻率或者控制字就可以改變輸出頻率。

除上述優(yōu)點外，DDS還具有優(yōu)異的相位噪聲、頻率轉(zhuǎn)換速度快、體積小功耗低等優(yōu)點，因此，在網(wǎng)同步技術(shù)中得到了廣泛應(yīng)用。

2 網(wǎng)同步電路設(shè)計

2.1 電路原理

基于DDS技術(shù)的網(wǎng)同步電路的原理框圖如圖4所示[4]。

圖4 基于DDS的網(wǎng)同步電路原理框

基于DDS技術(shù)的網(wǎng)同步電路主要由輸入時鐘檢測、鑒頻器、分頻鏈、主控單元、DDS芯片、高穩(wěn)晶振、時鐘扇出電路組成。為了減小電路體積，輸入檢測、鑒頻器和分頻鏈等功能都在FPGA中實現(xiàn)。網(wǎng)同步電路中選用穩(wěn)定度比較高的高穩(wěn)晶振提供系統(tǒng)時鐘，這使得系統(tǒng)可輸出具有同樣高穩(wěn)定度的時鐘，以滿足通信系統(tǒng)的需求。

鑒頻器定時用高速時鐘對本地時鐘信號和輸入?yún)⒖紩r鐘的頻差進行采樣，通過中斷方式把頻差采樣數(shù)據(jù)送到 CPU中，CPU根據(jù)頻差數(shù)據(jù)按預(yù)定算法計算出預(yù)期輸出時鐘的頻率控制字，并將該頻率控制字發(fā)送到DDS芯片調(diào)整輸出頻率，低通濾波器將DDS輸出的階梯波形信號平滑為連續(xù)正弦波，再送回DDS轉(zhuǎn)成CMOS時鐘信號。

2.2 在網(wǎng)同步中的應(yīng)用

按同步方式劃分，網(wǎng)同步分為準(zhǔn)同步、主從同步、互同步[5]?；贒DS的網(wǎng)同步電路可應(yīng)用于以上各種網(wǎng)同步方式的通信系統(tǒng)中，其基本工作流程如圖5所示。

控制程序在初始化階段首先讀取保存的網(wǎng)同步方式控制字，確定工作模式。如果工作于準(zhǔn)同步方式，直接將預(yù)置的頻率控制字輸出到DDS芯片，輸出所需頻率的時鐘；如果工作于主從同步方式，讀取鑒頻器的頻差采樣數(shù)據(jù)，按照預(yù)定算法計算新的頻率控制字，調(diào)整輸出頻率，直到與上級節(jié)點的時鐘同步；如果工作于互同步方式，從鑒頻器讀取本地時鐘與各個輸入時鐘的頻差數(shù)據(jù)，然后根據(jù)預(yù)定的權(quán)重進行加權(quán)運算，計算出新頻率控制字，調(diào)整輸出頻率，直到網(wǎng)絡(luò)時鐘頻率收斂到一個同步時鐘上。

此外，作為網(wǎng)同步電路，還應(yīng)當(dāng)具備時鐘保持功能。當(dāng)輸入?yún)⒖紩r鐘檢測器檢測到輸入時鐘丟失時，CPU用輸入時鐘丟失前的頻率控制字來控制DDS的輸出頻率，使得時鐘頻率一直保持輸入時鐘丟失前的頻率。同時，CPU把這些頻率控制字保存于非易失存儲器中，如果系統(tǒng)重啟后，參考輸入仍未恢復(fù)，CPU就從非易失存儲器中讀出保存的頻率控制字來初試化系統(tǒng)，從而使得本地時鐘依然保持輸入時鐘丟失前的輸出頻率，使得通信節(jié)點間的頻差維持最小。

3 結(jié)語

DDS技術(shù)相對于傳統(tǒng) PLL技術(shù)具有頻率分辨率高、控制頻率方便、相位噪聲小、頻率轉(zhuǎn)換速度快、體積小功耗低等優(yōu)點，因此，在網(wǎng)同步技術(shù)中得到了廣泛的應(yīng)用。同時，本文也提出了一種基于DDS技術(shù)的網(wǎng)同步系統(tǒng)的設(shè)計方法，并通過試驗證明了該設(shè)計方法的可行。

[1]張厥盛,鄭繼禹,萬心平.鎖相技術(shù)[M].西安:西安電子科技大學(xué)出版社,1994.

[2]胡坤.高性能頻率合成器設(shè)計方法研究[J].通信技術(shù),2009,42(03):81-83.

[3]BRANDON D.A Technical Tutorial on Digital Signal Synthesis[D].USA:[s.n.],2004.

[4]柴媛媛,唐慧強,幸紅偉.基于ARM和DDS技術(shù)的信號源設(shè)計[J].通信技術(shù),2009,42(10):54-56.

[5]汪嘉頤.網(wǎng)同步技術(shù)[M].北京:人民郵電出版社,1989.

[6]劉潔,廉保旺,李智君.衛(wèi)星信號模擬器中多普勒頻移模擬的研究[J].信息安全與通信保密,2008(01):52-54.