涂啟志，馬敏輝，趙文清

（1.無錫市廣播電視大學，江蘇 無錫，214000；2.中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 概述

半導體器件從分立走向集成，從SSI發(fā)展到ULSI?，F(xiàn)在已可以將近1億個器件集成在一個芯片上，失效率將降低至10FIT數(shù)量級[1]。在這種低失效率的情況下，已無法通過傳統(tǒng)的可靠性試驗方法確定失效率的具體數(shù)值，當然更不可能定量確定失效率與有關(guān)工藝參數(shù)的相互關(guān)系。這時考慮工藝可靠性就不應從失效率出發(fā)，而應根據(jù)失效機理，確定影響可靠性的關(guān)鍵工序和關(guān)鍵工藝參數(shù)。

快速圓片級工藝可靠性（WLR）評估正是基于這樣的基本思路[2～4]，其核心包括兩方面的工作。一方面是將表示IC可靠性的失效率要求轉(zhuǎn)化為對工藝參數(shù)和工藝條件的控制要求，并通過調(diào)整設備、工藝優(yōu)化設計，使這些要求得到滿足。另一方面是在平時常規(guī)生產(chǎn)中，通過工藝參數(shù)監(jiān)測和實施統(tǒng)計過程控制技術(shù)，使工藝過程始終處于統(tǒng)計受控狀態(tài)，保證生產(chǎn)的電路一直滿足可靠性要求。在0.5 μm工藝開發(fā)過程中，我們在PCM中設計了多種用于考核工藝和器件可靠性的測試結(jié)構(gòu)，用來測試金屬、孔、W-Plug通孔的電遷移、器件熱載流子以及工藝等離子損傷引起電荷等可靠性方面的參數(shù)，同時分別給出了相應的工藝和物理機理、測試結(jié)構(gòu)和方法以及測試結(jié)果。

快速WLR測試為半導體廠產(chǎn)出的大批量樣品能夠方便進行測試提供了巨大的便利。這些測試結(jié)構(gòu)設計在劃片槽中，這樣的安排使快速測試能夠反映整個圓片的可靠性變化以及片間和批間的變化。使用日常的WLR測試技術(shù)可以量化和檢查這些變化的來源。

2 電遷移測試

2.1 電遷移產(chǎn)生原因

電遷移是Al的自擴散，主要原因是Al條中電子運動的動力遷移。雖然電子電勢不足以使Al原子離開其晶格位置，但增加了原子獲得足夠的熱能移動到相鄰空位的幾率。輕微電子電流的動力傳輸增加了原子朝相同方向跳越的可能性，持續(xù)的電流同樣降低了原子朝相反方向跳越的可能，這樣持續(xù)同方向的電流導致了絕對物質(zhì)的流動[5]。

鋁金屬通常是以一系列緊密排列的單晶晶粒存在。雖然電遷移沿晶粒邊界快速發(fā)生，但同時也穿通晶粒內(nèi)部。試驗表明，在到達材料的1/2～2/3絕對熔點溫度前，體內(nèi)或格點擴散率都很低，并且依賴于條寬和晶粒的比率。

對給定的任何材料，電遷移率和電流密度以及膜層溫度成正比。依賴關(guān)系通過Black方程[6]表示：

其中：TTF是失效時間，A是材料依賴常數(shù)，J是電流密度A/cm2，通常為106A/cm2；n是電流密度因子，通常為2；Ea是熱激活能，為0.473 eV；k是Boltzmann常數(shù)，為8.62×10-5eV/K；T是絕對溫度，為（85+273）K。

公式反映固定電流密度應力條件下金屬條金屬電遷移率相關(guān)情況，但金屬條失效時間也受應力梯度的影響，熱梯度和機械應力都能優(yōu)先引起鋁中自擴散。我們知道沒有電應力下這些應力梯度也能引起金屬條失效，梯度的存在以及梯度擴散方向和驅(qū)動電遷移的電流方向是否一致，能使早期金屬電遷移率加速或降低。

2.2 測試結(jié)構(gòu)設計

圖1顯示電遷移標準圓片級電加速測試（SWEAT）結(jié)構(gòu)[7]。結(jié)構(gòu)是一系列寬和窄的線條段，這些線條可以允許大電流密度測試，同時保持溫度低于發(fā)生體內(nèi)和邊界遷移的臨界躍遷溫度，寬條作為熱收集器為窄條降溫。圖中也顯示這些結(jié)構(gòu)的設計規(guī)則，通常測試鏈中大于7個這樣的結(jié)構(gòu)，顯示值都為經(jīng)驗值。圖1顯示對三層金屬工藝中選擇兩種不同熱收集器的縱向剖面圖，對任何一層金屬，熱收集器和M1相連，這非常重要，因為金屬熱導大約是二氧化硅的50倍，這樣設計給了熱收集器一個熱阻，使每層金屬基本相同。

圖1 SWEAT 結(jié)構(gòu)細節(jié)描述

使用熱收集器比單一的直條可以允許金屬條通過大的電流密度而不發(fā)生異常的失效，這樣測試時間可以降低，對多層金屬工藝而言非常重要。如果M3下的氧化層是M1下氧化層厚度的3倍，那么M3的熱阻將是M1的3倍，結(jié)果是若要M1、M3金屬條的溫度相同，流過M3的電流密度將是M1電流密度的1/3。如果這個工藝電流密度指數(shù)是2，那么M3的測試時間將延長9倍。

采用相似的測試結(jié)構(gòu)同樣可以測試孔和W-Plug通孔的失效時間和壽命估計。

2.3 測試結(jié)果分析

根據(jù)式（1），測試過程中同時考慮溫度加速度和電流加速度，得到在不同溫度下的電遷移失效時間（如表1）及其相應的金屬電遷移壽命和溫度對應曲線（如圖2）。

由圖2的壽命擬合曲線，很容易就能夠估算出金屬在一定電流密度下不同溫度的電遷移壽命時間。

表2列出了在673 K時，測試的溫度加速度、電流加速度、總加速度和失效時間，以及推算出的電遷移壽命值?？梢钥闯?，在單一電遷移失效機理下，金屬壽命可以達到近三十年以上。

表1 CMOS工藝金屬1在不同溫度下的電遷移失效值

溫度加速度：

式（2）中：

AT—溫度加速度；

Tuse—使用條件下的溫度值，K；

Ttest—實驗條件下的溫度值，K。

電流加速度：

式（3）中：

AJ—電流加速度；

Juse—使用條件下的電流密度，A/cm2；

Ttest—加速應力條件下的電流密度，A/cm2。

圖2 CMOS工藝金屬1電遷移失效與溫度的關(guān)系曲線

表2 673 K時CMOS工藝金屬1電遷移壽命時間

圖3給出了測試金屬電遷移失效后的照片，圖中發(fā)亮部分表現(xiàn)為金屬條中出現(xiàn)空洞。

圖3 亞微米CMOS工藝金屬1的電遷移失效圖形

3 熱載流子測試

3.1 熱載流子產(chǎn)生機理

0.5 μm CMOS工藝中，器件在水平和垂直方向上的參數(shù)（例如：溝道長度L、寬度W、柵氧厚度Tox、源漏結(jié)深Xj等）都按一定規(guī)律等比例縮小，薄柵氧以及較短的溝道長度都會使溝道區(qū)縱向電場和橫向電場增大，使得溝道區(qū)載流子在從源向漏移動的過程中獲得足夠的動能，這些高能（熱）載流子能克服Si-SiO2界面勢壘進入氧化層，造成Si-SiO2界面損傷或產(chǎn)生氧化物陷阱（如圖4所示），使MOSFET的閾值電壓Vth、線性區(qū)跨導gm等參數(shù)發(fā)生漂移或退化，影響器件的可靠性，并最終引起電路失效，此即為熱載流子效應[8～9]。

熱載流子效應造成的器件性能退化主要由器件壽命τ來表征，器件的壽命值是以閾值電壓Vth、跨導gm等的變化量達到某一標準（例如：ΔVth=10 mV，Δgm/gm=10%）為失效判據(jù)。由于要達到這一失效標準仍然需要較長時間，所以通常是在器件上作用一段時間的應力，測出若干個應力時間的參數(shù)漂移點，再用外推的方法算出器件在應力作用下的壽命值，以此為根據(jù)進行參數(shù)提取，得到正常工作條件下的壽命值[10]。

圖4 NMOS器件中熱載流子效應示意圖

對NMOSFET器件而言，推算壽命的加速模型有三種：襯底/漏極電流比率模型、基極電流模型和漏極電壓加速模型[11～12]，本章采用襯底/漏極電流比率模型，模型方程如下：

式中，τ是熱載流子退化壽命，H是比例常數(shù)，m、n是模型參數(shù)，ID是漏極電流，Isub是襯底電流，ΔD指的是參數(shù)退化量，W是溝道寬度。

按照模型要求，我們設計了不同尺寸的NMOS管（圖4），并使用閾值電壓Vth漂移10 mV作為失效判據(jù)，對工藝線的熱載流子注入效應進行評價。

對襯底/漏極電流比率模型公式整理可得：

C1=ΔDnH，采用跨導gm漂移量作為失效判據(jù)，ΔD為規(guī)定的跨導gm的變化量，H取決于工藝的系數(shù)，模型參數(shù)m=φit/φt[11]。

φit為電子在產(chǎn)生界面陷阱中所必須具備的臨界能量，φt為碰撞離化能，m可以通過τID與ID/Isub的對數(shù)曲線中得出。

模型參數(shù)n由閾值電壓隨時間變化的對數(shù)坐標中得出。得到模型參數(shù)m、n之后，只需測量器件的壽命τ、襯底電流Isub以及漏極電流ID，利用式（5）可以定出針對該種器件的介質(zhì)工藝的系數(shù)H；所以，對于工藝線上產(chǎn)品，只要監(jiān)測到Isub和ID，就能估計相關(guān)器件的壽命，并對該器件的熱載流子衰退效應進行評價。

3.2 熱載流子測試結(jié)構(gòu)

圖5顯示了熱載流子器件測試結(jié)構(gòu)，漏被柵包圍的N管。這是沒有場氧邊界的測試器件，結(jié)構(gòu)四周被襯底接觸包圍，漏接觸在漏的中心，漏設計較寬是減小在漏邊角處的注入電流。采用柵包圍結(jié)構(gòu)是因為測試需要在漏端加雪崩擊穿電壓，產(chǎn)生大量熱電子來進行，雪崩擊穿電壓必須作用在漏靠近柵邊界，如果用常用器件結(jié)構(gòu)進行測試，由于電場注入效應，雪崩擊穿電壓通常發(fā)生在有源區(qū)和場氧的邊界，場注會在場邊界點產(chǎn)生一個陡峭的結(jié)，降低了此點的擊穿電壓。

圖5 熱載流子測試

3.3 熱載流子測試結(jié)果

由于應力試驗通常是以閾值電壓Vth、跨導gm等的變化量達到某一標準（例如：ΔVth=10 mV，Δgm/gm=10%）為失效判據(jù)，所以在應力實驗之前首先要得到器件的Vth、gm、BVdss（擊穿電壓）等參數(shù)的原始值。然后通過測試得到使Isub達到最大值的柵壓和漏壓。

眾所周知，Isub和Ig（柵電流）是監(jiān)控熱載流子注入效應的重要電學參數(shù)。其中主要由Isub反映NMOS管的熱載流子注入效應，而反映PMOS管的熱載流子注入效應的是Ig。而在加速應力實驗中器件柵端以及漏端所施加的應力通常是IsubMAX（最大襯底電流）或IgMAX（最大柵電流）所對應的VG（柵壓）和VD（漏壓）；而VD的選取與該器件的擊穿電壓BVdss有關(guān)，通常選取擊穿電壓的60%～90%作為漏端的電應力值。

對于寬長比W/L=20/0.55，柵氧厚度為15 nm、10 nm、12.5 nm的一組NMOS管，Isub與VG、VD的關(guān)系曲線如圖6所示，對應VD＝75%BVdss。

從圖6可知，在NMOS管的寬長比相同的情況下，柵氧越薄，IsubMAX越大；但是當VD一定時，這些NMOS管的IsubMAX對應的VG幾乎是相同的，如表3所示。

表3 不同柵氧厚度NMOS管之IsubMAX所對應的VG和VD

圖6 VD=75%BVdss時不同柵氧厚度N管的Isub-VG曲線

表4中列出的是部分器件的應力壽命值和正常工作條件下器件的正常壽命值，W/L=20/0.55、Tox=15 nm、12.5 nm、10 nm。就熱載流子衰退效應這單一失效機理而言，大部分器件的使用壽命可以長達數(shù)十年，這說明熱載流子效應對該類型器件影響甚微，利用與之相關(guān)的工藝生產(chǎn)的產(chǎn)品抗熱載流子的能力比較強。

表4 NMOS應力壽命和正常壽命

4 結(jié)論

為了考核0.5 μm工藝開發(fā)完成后的可靠性情況，本文提出了對0.5 μm CMOS工藝進行圓片級可靠性（WLR）評估，為提高工藝、電路可靠性和及時在線控制開拓了新思路，給出了相關(guān)的失效機理和測試結(jié)構(gòu)，并完成了金屬電遷移測試、器件熱載流子測試等。測試得出單一電遷移失效、熱載流子失效壽命可以達到1×109數(shù)量級（幾十年），初步實現(xiàn)了工藝可靠性的在線監(jiān)控。

[1]James D Plummer,Michael D Deal,Peter B Griffin.Silicon VLSI Technology Fundamentals [M].北京：電子工業(yè)出版社，2003.

[2]施敏.半導體器件物理與工藝[M].蘇州：蘇州大學出版社，2004.

[3]陳星弼，張慶中.晶體管原理與設計[M].成都：電子科技大學出版社，2004.256-258.

[4]Campbell S A.微電子制造科學原理與工程技術(shù)[M].北京：電子工業(yè)出版社，2003.

[5]Marbell M N,Cherepko S V,Madiar A,et al.An improved large signal model for harmonic-balance simulation of Si LDMOSFETs [A].34th Europ Microw Conf [C].Amsterdam,The Netherlands.2004.225-228.

[6]Tang C W,Tong K Y.A compact large signal model of LDMOS [J].Sol Sta Electron,2002,46（12）:2111-2115.

[7]Aarts A C T,Kloosterman W J.Compact modeling of high voltage LDMOS devices including quasi-saturation [J].IEEE Trans Elec Dev,2006,53（4）: 897-902.

[8]SU J,FANG J,WU J,et al.Characterization and modeling of a 700 V single crystal diffused LDMOS device [J].Microelectronics,2004,34（2）: 192-194.

[9]Yang Y,Woo Y Y,Yi J,et al.A new empirical large singnal model of Si-LDMOSFETs for high power amplifier design[J].IEEE Trans Microwave Theory and Techniques,2001,49（9）: 1626-1633.

[10]Wu X L,Chen J N,Ke D M,et al.A circuit micro model of high voltage LDMOS based on numerical simulation[A].IEEE Int Workshop VLSI Design & Video Tech [C].Suzhou,China.2005.90-93.

[11]HE j,ZHANG X.Analytical model of surface field distribution and breakdown voltage for RESURF LDMOS transistors [J].Chinese J Semicond,2001,22（9）:1102-1106.

[12]Ameen M,Hebb J.Implanter,RTP system issues for ultrashallow junction formation [J].Sol Sta Technol,2001,44（77）: 77-84.