尹華山，孫 立

（南京航空航天大學(xué) 理學(xué)院，江蘇 南京 211100）

微電子技術(shù)的發(fā)展將數(shù)字電路技術(shù)推向一個(gè)新紀(jì)元，而在微電子領(lǐng)域中，可編程邏輯又擔(dān)任著重要角色。如今，幾乎所有的數(shù)字產(chǎn)品的開發(fā)都離不開可編程邏輯技術(shù)（PLD）?；赑LD技術(shù)的重要性，有必要在我國(guó)高等院校本科階段的課程實(shí)踐環(huán)節(jié)引入更多與之相關(guān)實(shí)驗(yàn)教學(xué)?？紤]到在當(dāng)代通信領(lǐng)域，信號(hào)基本都以數(shù)字形式進(jìn)行處理，若將通信與PLD技術(shù)相結(jié)合設(shè)計(jì)一套數(shù)字電路實(shí)驗(yàn)教學(xué)設(shè)備，不失為一個(gè)不錯(cuò)的方案。

1 儀器的基本構(gòu)架

本實(shí)驗(yàn)儀以音頻信號(hào)數(shù)字化光纖通信作為演變處理與測(cè)試內(nèi)容，囊括了數(shù)字電路技術(shù)的A/D與D/A轉(zhuǎn)換技術(shù)、串化解串技術(shù)、編解碼技術(shù)、數(shù)字信號(hào)傳輸以及PLD技術(shù)。從功能上劃分，系統(tǒng)包括音頻發(fā)生電路，抗混疊濾波電路，F(xiàn)PGA控制電路，串化/解串電路，電/光與光/電轉(zhuǎn)化模塊及音頻功放模塊等，如圖1所示。

圖1 音頻信號(hào)傳輸系統(tǒng)構(gòu)架圖Fig.1 Audio signal transmission system frame diagram

該系統(tǒng)的FPGA控制芯片采用Altera公司cyclone系列芯片EP1C6T144C8，用Verilog語言編寫[1-2]。文中重點(diǎn)介紹該系統(tǒng)中FPGA控制電路邏輯程序語言的設(shè)計(jì)構(gòu)思與編制方法。

2 信號(hào)采樣與數(shù)據(jù)緩存

采用12位串行輸出的A/D芯片，圖2中sdin為數(shù)據(jù)輸入端，sclk是對(duì)應(yīng)的數(shù)據(jù)讀取時(shí)鐘，上升沿有效。clk是發(fā)送端系統(tǒng)時(shí)鐘，由外部晶振提供。該部分分兩條工作路線，一條傳送音頻信號(hào)，由sdin串行輸入，再經(jīng)outdata[7..0]并行輸出，一條檢測(cè)信號(hào)頻率并在storage置低（按下存儲(chǔ)鍵時(shí)）的情況下開始從10個(gè)周期中均勻時(shí)間間隔地抽取160組數(shù)據(jù)并按先后順序存儲(chǔ)。每次按下上鍵（或下鍵）時(shí)，后一位數(shù)據(jù)（或前一位數(shù)據(jù)）便分別從 voltage[14..0]（電壓值）和 interval[16..0]（時(shí)間間隔）輸出，提供給下一級(jí)處理[3]。

圖2 A/D采樣與數(shù)據(jù)處理Fig.2 A/D sampling and data processing

3 8B/10B編解碼

8B/10B編碼（以下簡(jiǎn)稱8B/10B）作為一種高性能的串行數(shù)據(jù)編碼標(biāo)準(zhǔn)，其基本思想是將一個(gè)字節(jié)寬度的數(shù)據(jù)經(jīng)過映射機(jī)制（Mapping Rule）轉(zhuǎn)化為10位寬度的字符，但是平衡了位流中0與1的個(gè)數(shù)，也就是所謂的直流平衡特性。同時(shí)規(guī)定位流中0或1的游程長(zhǎng)度（Run Length）的最大值不能大于5，以使得傳輸過程保持足夠高的信號(hào)變換頻率，這樣不僅確保了時(shí)鐘恢復(fù)也使信息流的直流頻譜分量為零或近乎為零，而正是這些特性使得8B/10B編碼特別適合光纖等介質(zhì)的連接和信息傳輸[4]。

3.1 8B/10B編碼原理

8B/10B可以看做是5B/6B和3B/4B編碼的組合，組合后有些編碼可能有兩個(gè)值，“1”和 “0”的差值稱為平衡度，用RD-表示平衡度+2和0，用 RD+表示平衡度-2和 0，將轉(zhuǎn)換后的數(shù)據(jù)按平衡度分為RD-和RD+兩列。若設(shè)DISPIN表示正在轉(zhuǎn)換的數(shù)的平衡度，DISPOUT表示下一個(gè)數(shù)的轉(zhuǎn)換的平衡度。起初設(shè)兩者相等，先從RD-列開始轉(zhuǎn)換，如果轉(zhuǎn)換后“1”和“0”的數(shù)量相等，繼續(xù)在 RD-列中轉(zhuǎn)換下一個(gè)數(shù)，如果不等，則轉(zhuǎn)到RD+列中轉(zhuǎn)換。同樣若在RD+列中轉(zhuǎn)換后二者數(shù)量相等，則繼續(xù)在該列中轉(zhuǎn)換，否則轉(zhuǎn)到RD-中轉(zhuǎn)換[5]。

圖3 8B/10B編碼流程圖Fig.3 8B/10B code flow chart

3.2 8B/10B編碼的FPGA設(shè)計(jì)

8B/10B編碼模塊圖設(shè)計(jì)[6]構(gòu)思如圖4所示。datain[8:0]為編碼數(shù)據(jù)輸入引腳，其中的datain[4:0]為5B/6B編碼數(shù)據(jù)輸入端，datain[7:5]為3B/4B編碼數(shù)據(jù)輸入端。datain為控制字符編碼標(biāo)示位，為1表示為控制字符編碼，為0表示為數(shù)據(jù)字符編碼。dispin為8B/10B編碼前的RD輸入引腳；dispout為8B/10B編碼后的RD輸出引腳。dataout[9:0]為編碼數(shù)據(jù)輸出引腳。

圖4 8B/10B編碼模塊圖Fig.4 8B/10B coding module chart

4 數(shù)字信號(hào)輸出

經(jīng)過權(quán)值計(jì)算處理得到的信號(hào)電壓值與基礎(chǔ)時(shí)間間隔的數(shù)字信號(hào)分兩路輸出，一路直接在液晶屏上顯示電壓值大小，一路經(jīng)過自然二進(jìn)制碼、8421BCD碼、4221BCD碼等碼制轉(zhuǎn)換后，由數(shù)字信號(hào)輸出（儀器的Q9端口）給外部示波器進(jìn)行邏輯分析，讀取數(shù)值大小，比較與液晶屏上顯示的數(shù)值的對(duì)應(yīng)關(guān)系。

圖5 數(shù)字信號(hào)輸出（Q9輸出）端口Fig.5 Digital signal output（Q9 output）port

如圖5所示，clk為時(shí)鐘輸入，paralled[14..0]為并行輸入端，serial為串行輸出端。由于示波器有幾種觸發(fā)方式，比如脈寬觸發(fā)、上升沿觸發(fā)、下降沿觸發(fā)等，為了使一組數(shù)據(jù)在示波器中顯示出穩(wěn)定的波形，需選定一種觸發(fā)方式?？紤]到通用性使用方式，一般選擇脈寬觸發(fā)，故serial的數(shù)據(jù)前端還要設(shè)計(jì)插入一個(gè)單觸發(fā)脈沖信號(hào)，用于示波器重復(fù)掃描獲得的起始觸發(fā)脈沖。

5 BCD碼制轉(zhuǎn)換

常見的BCD碼有8421碼、5421碼、4221碼、格雷碼、余三碼等。為方便起見，系統(tǒng)只進(jìn)行由自然二進(jìn)制碼向8421碼、4221碼及5421碼有權(quán)BCD碼的轉(zhuǎn)換。由于8421碼、4221碼和5421碼之間的轉(zhuǎn)換相對(duì)簡(jiǎn)單，直接查表即可，故不贅述。而自然二進(jìn)制碼到8421碼轉(zhuǎn)換的硬件實(shí)現(xiàn)則相對(duì)復(fù)雜，程序設(shè)計(jì)實(shí)現(xiàn)如下：

首先假設(shè)原自然二進(jìn)制碼m有n位，從右往左依次遞增，即最低位為第1位。第一步將n、n-1、n-2三位進(jìn)行5421碼轉(zhuǎn)換，取第n+1位作為進(jìn)位位，1代表數(shù)值，然后加入下一位即第n-3位，此時(shí)一共構(gòu)成5位，最高位x1則代表數(shù)值10，低四位（n、n-1、n-2、n-3 位）為 8421 碼；第二步，將第一步中得到的低四位進(jìn)行5421碼轉(zhuǎn)換，然后同樣加入下一位即：

第n-4位，此時(shí)又構(gòu)成5位，最高位x2代表數(shù)值10，低4 位（n-1、n-2、n-3、n-4 位）構(gòu)成 8421 碼；以此類推，依次進(jìn)行第三步、第四步……一直到第n-3步，并分別得到x1，x2，x3，……xn-3，以及所需要的個(gè)位數(shù)ones（第n-3步中得到的低4位），如圖 6 所示。 x1，x2，x3，……xn-3再次構(gòu)成自然二進(jìn)制碼 x1x2x3……xn-3，按照同樣方法，可得到所需要的十位數(shù)tens，百位數(shù)hundreds，以及千位數(shù)thousands。

圖6 自然二進(jìn)制碼向5421碼的轉(zhuǎn)換Fig.6 Natural binary code to 5421 code conversion

6 液晶顯示控制

采用12864型液晶屏，其控制時(shí)序較為簡(jiǎn)單。用單片機(jī)軟硬件結(jié)合形成的控制方法來實(shí)現(xiàn)較為普通，但設(shè)計(jì)用可編程邏輯芯片F(xiàn)PGA形成的全硬件電路實(shí)現(xiàn)則有相當(dāng)復(fù)雜的技術(shù)難度。另外，由于顯示的文字（漢字與數(shù)字）較多，而調(diào)用了ram存儲(chǔ)器，增加時(shí)序關(guān)系的復(fù)雜性。圖7為液晶時(shí)序控制的邏輯實(shí)現(xiàn)模塊，clk為系統(tǒng)時(shí)鐘，連接外部晶振，進(jìn)入后再由分頻模塊對(duì)其分頻，以降低寫入頻率。address[5..0]連接至ram的讀地址端，indat[7..0]連接至ram的數(shù)據(jù)輸出端，在en使能時(shí)，由outdat[7..0]將數(shù)據(jù)輸出給液晶屏。

圖7 液晶顯示時(shí)序控制模塊Fig.7 Liquid Crystal Display（LCD）sequential control module

ram存儲(chǔ)器的基本構(gòu)成有6個(gè)輸入端和一個(gè)輸出端。6個(gè)輸入端中，兩個(gè)分別為讀時(shí)鐘 （rdclock）和寫時(shí)鐘（wrclock）， 另外兩個(gè)分別為讀地址 （rdaddress）和寫地址（wraddress），其 余 兩 個(gè) 為 數(shù) 據(jù) 輸 入 端 （data[7..0]）和 使 能 端（en）。 輸出端為數(shù)據(jù)輸出（q[7..0]）。

7 結(jié)束語

以上主要描述在硬件電路采用FPGA芯片環(huán)境下，實(shí)現(xiàn)音頻數(shù)字信號(hào)的采集與傳輸?shù)膶?shí)時(shí)處理，幅度與頻率的測(cè)量方法，8B/10B編碼、BCD碼制轉(zhuǎn)換、數(shù)字信號(hào)輸出處理以及液晶屏?xí)r序控制等設(shè)計(jì)原理與技術(shù)處理。

科技進(jìn)步使人類已經(jīng)進(jìn)入信息化時(shí)代，其中的數(shù)字技術(shù)是最重要的標(biāo)志之一。而數(shù)字技術(shù)迅速發(fā)展與不斷變化，讓當(dāng)今人們感到目不暇接，日新月異。而目前國(guó)內(nèi)大學(xué)的許多基礎(chǔ)性教學(xué)內(nèi)容，還停留在過往的模擬體系內(nèi)容中，這與現(xiàn)實(shí)的狀況和發(fā)展的需要，嚴(yán)重地相脫節(jié)與背離。本實(shí)用新型實(shí)驗(yàn)儀的研制成功，不僅集現(xiàn)代電子技術(shù)與數(shù)字通信技術(shù)的特點(diǎn)與優(yōu)點(diǎn)于一身，而且在對(duì)音頻信號(hào)數(shù)字化處理及數(shù)字信號(hào)光纖傳輸方面，具有獨(dú)特的教學(xué)示范效果。它可以引導(dǎo)實(shí)驗(yàn)者，由淺入深的教學(xué)實(shí)踐和深入淺出的漸進(jìn)式學(xué)習(xí)。不僅可以深刻認(rèn)識(shí)模擬變量與數(shù)字變量，以及二者在形式上的區(qū)別與內(nèi)在的相互關(guān)聯(lián)；而且可以深入了解二者之間的自然演化與時(shí)代變遷，在技術(shù)進(jìn)步與科技發(fā)展上面對(duì)人類帶來的巨大作用、深刻影響和長(zhǎng)遠(yuǎn)意義。不僅可以獲得現(xiàn)代通信技術(shù)的基本概念與基礎(chǔ)理論等初步知識(shí)；而且提升了實(shí)驗(yàn)儀器的技術(shù)水平和豐富了實(shí)驗(yàn)教學(xué)科目的內(nèi)容。在國(guó)內(nèi)大學(xué)的基礎(chǔ)實(shí)驗(yàn)教學(xué)領(lǐng)域是首次研制出的實(shí)驗(yàn)用儀器，填補(bǔ)了這一領(lǐng)域的應(yīng)用空白。

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