蔡嘯劉洋

(沈陽三洋建筑機械有限公司，遼寧 沈陽 110122)

1 A/D(D/A)轉(zhuǎn)換器的相關(guān)理論

1.1 A/D(D/A)轉(zhuǎn)換器的概念

A/D(D/A)轉(zhuǎn)換器是用于實現(xiàn)模擬量與數(shù)字量之間相互轉(zhuǎn)化的終端，A/D轉(zhuǎn)換器也被稱作ADC，是用來將模擬量轉(zhuǎn)化為數(shù)字量的器件，D/A轉(zhuǎn)換器也被稱作DAC，是用來將數(shù)字量轉(zhuǎn)化為模擬量的器件。

1.2 A/D(D/A)轉(zhuǎn)換器的技術(shù)指標

它的幾個重要技術(shù)指標分別有分辨率、建立時間和精度這三點。接下來我們就對這些指標依次進行介紹。

(1)A/D(D/A)轉(zhuǎn)換器的分辨率。就DAC來說，分辨率一般是指輸入到DAC中的單位數(shù)字量的變化而引起的模擬量輸出的變化，它是輸出的滿刻度值與2n的比值，二進制位數(shù)越多，其分辨率就越高。通常情況下，我們是依據(jù)對DAC的分辨率的需要，依據(jù)一定的計算方法來選定其DAC的位數(shù)的。這就是說，當滿量程為電壓20V時，其分辨率則應(yīng)為20V/2n，如果這個DAC為6位的轉(zhuǎn)換器，那么其分辨率就是20V/26=0.313V=3.13mV，分辨率就占滿量程的 3.13%，用 1LSB 來表示，且有 6 位的 D/A，1LSB=3.13mV=3.13%滿量程。[1]

(2)A/D(D/A)轉(zhuǎn)換器的建立時間。建立時間是用來描述DAC轉(zhuǎn)換速度的參數(shù)，它是指由輸入數(shù)字量開始直到輸出量能夠達到終值誤差最低有效位時所消耗的時間。一般情況下，電流輸出時間越短，建立時間就越長，實踐可知一些快速的DAC，其建立時間可低于1μs。

(3)A/D(D/A)轉(zhuǎn)換器的精度。精度在理想狀態(tài)是，其數(shù)值是與分辨率基本一致的，其精度的高低隨位數(shù)的增加而增加。但由于電源電壓、參考電壓和電阻等元器件均存在著誤差，這就導(dǎo)致其值與分辨率會略有變化。一般情況下，位數(shù)相同，則分辨率相同，然需對于不同的轉(zhuǎn)換器個體，其精度會有所差別。即相同位數(shù)的DAC其精度可能不同。

1.3 A/D(D/A)轉(zhuǎn)換器的分類

A/D轉(zhuǎn)換器可分為逐次逼近型、快閃型和流水線型等。其轉(zhuǎn)換速度主要由算法、DAC建立時間、比較器端數(shù)據(jù)輸出時間和邏輯電路的工作時間共同影響。接下來，我們就依次對這幾種轉(zhuǎn)換器的作以簡述。

(1)逐次逼近型A/D轉(zhuǎn)換器。逐次逼近型A/D轉(zhuǎn)換器是一種精度在9～16Bit的模數(shù)轉(zhuǎn)換器。它功率的損耗是隨著采樣速率的改變而改變的，這使其可以適用于非連續(xù)數(shù)據(jù)采集的電路中或要求低功耗的電路之中。逐次逼近型A/D轉(zhuǎn)換器是通過將輸入的模擬信號進行采樣，并將采用的值經(jīng)比較器與多個經(jīng)過數(shù)模轉(zhuǎn)換器的參考電壓分別進行比較，使得轉(zhuǎn)換得到的數(shù)字量在數(shù)值上與模擬量逐次逼近，以得到所要求的數(shù)據(jù)值。

(2)快閃型A/D轉(zhuǎn)換器?？扉W型A/D轉(zhuǎn)換器有著傳輸速度快的優(yōu)點，其最快可以達到G赫茲量級，但隨之而來的問題是要加大電路之中比較器的數(shù)量，但在電路中比較器的數(shù)量能常是在一定數(shù)量范圍內(nèi)的，因此其比較器的數(shù)量要小于所需要的數(shù)量，這就無形間減小了其精度。除此之外，它還有著成本較高、功耗較大的缺點。

(3)流水線型A/D轉(zhuǎn)換器。流水線型A/D轉(zhuǎn)換器是模數(shù)轉(zhuǎn)換器轉(zhuǎn)換方案中，比較好的方案之一，它綜合性能較好，在達到一定速度的前提下，還可以保證一定的精度。

2 A/D(D/A)轉(zhuǎn)換器的應(yīng)用設(shè)計

A/D轉(zhuǎn)換器的設(shè)計方案與D/A轉(zhuǎn)換器的設(shè)計方案略有不同，接下來我們以D/A轉(zhuǎn)換器的設(shè)計結(jié)構(gòu)和非線性優(yōu)化設(shè)計為例對其設(shè)計做以簡要敘述。

2.1 D/A轉(zhuǎn)換器的設(shè)計結(jié)構(gòu)

通常情況下，D/A轉(zhuǎn)換器的INL和DNL主要是由其內(nèi)部的非線性度來決定的，所以要想實現(xiàn)其高精度設(shè)計，就必須從此入手進行分析。DAC的精度的提高，會導(dǎo)致其面積以2次冪的速度增加，其最高與最低位的比值也會變得很大，從面導(dǎo)致其匹配度下降，對其非線性規(guī)律產(chǎn)生影響。所以為了得到較好的精度與匹配度，我們常使用5位電荷分布的DAC與5位電壓分布的DAC級聯(lián)以構(gòu)成DAC轉(zhuǎn)換器。

電荷分布的DAC可以通過利用電容來實現(xiàn)其電荷的分布，在其模塊陣列中，我們會以每一個子電容作為一個單位電容，進行其2n排列組合，以構(gòu)成二進制權(quán)重因子，實現(xiàn)模擬信號向數(shù)字信號的轉(zhuǎn)換。而電荷分布的DAC則是由一組電阻加解碼器來組成，以配合電荷分布的DAC對模擬信號的轉(zhuǎn)換。對這兩種DAC的級聯(lián)的總DAC[2]，其輸出公式如下:

VOUT=[b12-1+b22-2+… +bn2-n]VREF

2.2 D/A轉(zhuǎn)換器的非線性優(yōu)化設(shè)計

一般情況下，5位有效的電容子DAC的非線性度是決定整個DAC非線性度的主要因素，同時它還會對ADC的非線性度產(chǎn)生一定的影響。由于現(xiàn)實的制造工藝使得電容板使用的多晶硅層的厚度及介電常數(shù)存在著一定的梯度誤差，這使得其理論數(shù)值與實際數(shù)值存在著較大的差異，其誤差積累會造成INL的強烈變化。

為此，我們可以使用版圖對稱設(shè)計，以此來對其進行一定的控制來減小其隨機誤差。然而工藝中的隨機誤差通常是通過增加電容面各來加以控制的，這就導(dǎo)致在進行非線性控制的同時，其芯片面積會隨之增加。為了解決這個問題，我們可以通過分析誤差分布圖，用一定的方法使每個電容的導(dǎo)通次序可以與梯度誤差的積累相互抵消這會大大提高D/A轉(zhuǎn)換器的非線性度。

3 結(jié)語

通過以上對A/D(D/A)轉(zhuǎn)換器的相關(guān)理論與應(yīng)用設(shè)計的簡要介紹，使我們對模擬信號與數(shù)字信號的轉(zhuǎn)換有了一定的了解，希望可以為初學(xué)者們提供一定的參考方向。

[1]曹先國，洪志良，唐璞山.《一種分辨率為9位的高速CMOS比較器[J]》.復(fù)旦學(xué)報.1999.

[2]MCCREARY J L，GRAY P R.I-MOS ＜charge redistribution analog-to-digital conversion techniques-Part I[J]＞.IEEE Journal of Solid State Circuits.1975.10