林德輝 ，謝 楠

(1.中國(guó)計(jì)量學(xué)院 機(jī)電學(xué)院，浙江 杭州310018；2.浙江水利水電學(xué)院 計(jì)算機(jī)與信息工程系，浙江 杭州310018)

電荷耦合器件CCD(Charge Coupled Device)作為一種光電轉(zhuǎn)換圖像傳感器，在精密測(cè)量、非接觸無(wú)損檢測(cè)、文件掃描與航空遙感等領(lǐng)域應(yīng)用廣泛[1]。

線(xiàn)陣CCD正常工作的關(guān)鍵是其驅(qū)動(dòng)電路的設(shè)計(jì)，即要產(chǎn)生CCD正常工作的時(shí)序。傳統(tǒng)的時(shí)序生成方法有分立元件法、單片機(jī)實(shí)現(xiàn)的驅(qū)動(dòng)法等，但均存在電路調(diào)試?yán)щy、時(shí)序波形難以滿(mǎn)足線(xiàn)陣CCD使用要求的缺點(diǎn)。利用復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）產(chǎn)生CCD工作時(shí)序是目前常用的設(shè)計(jì)方法。CPLD具有集成度高、設(shè)計(jì)靈活等特點(diǎn)，能夠保證驅(qū)動(dòng)波形的嚴(yán)格匹配[2]。本文介紹了一種基于美國(guó)Altera公司的CPLD芯片EPM7128、利用VHDL語(yǔ)言編程實(shí)現(xiàn)TCD-1501D的驅(qū)動(dòng)設(shè)計(jì)方法。

1 TCD1501D的驅(qū)動(dòng)時(shí)序分析

TCD1501D芯片是日本TOSHIBA公司生產(chǎn)的線(xiàn)陣CCD圖像傳感器，工作時(shí)有5 000個(gè)有效像元，其電路圖如圖1所示。

圖1 TCD1501D電路圖

TCD1501D使用手冊(cè)上要求驅(qū)動(dòng)時(shí)序如圖2所示[3]。

圖2 TCD1501D的驅(qū)動(dòng)時(shí)序圖

由圖2可以看出，TCD1501D工作所需的驅(qū)動(dòng)信號(hào)有 10 路脈沖：φ1E、φ1o、φ1B、φ2E、φ2o、φ2B 6 路觸發(fā)脈沖中 φ1E、φ1o、φ1B 時(shí)序相同(圖2 中統(tǒng)一表示為 φ1)，φ2E、φ2o、φ2B 時(shí)序相同(圖2 中統(tǒng)一表示為 φ2)，且 φ1、φ2兩者反相；SH為轉(zhuǎn)移脈沖，RS為復(fù)位脈沖，SP為采樣保持脈沖，CP為箝位脈沖。這10路脈沖之間有著嚴(yán)格的時(shí)序關(guān)系，在時(shí)序分析階段還需要參考圖3所示的時(shí)序圖。

圖3 TCD1501D驅(qū)動(dòng)脈沖的時(shí)序要求

圖3中時(shí)序的時(shí)間約束如表1所示。

表1 時(shí)序圖中的時(shí)間約束表

根據(jù)圖2、圖3和圖4即可進(jìn)行時(shí)序波形的設(shè)計(jì)，由于 φ1E、φ1o、φ1B 時(shí)序相同，統(tǒng)一設(shè)為 φ1；φ2E、φ2o、φ2B 時(shí)序相同，統(tǒng)一設(shè)為 φ2。 本系統(tǒng)設(shè)計(jì)中硬件電路板上CPLD芯片EPM7128晶振時(shí)鐘頻率為16 MHz，每個(gè)時(shí)鐘周期是62.5 ns。SH脈沖根據(jù)圖3典型持續(xù)時(shí)間為 1 000 ns；φ1的第一個(gè)寬脈沖設(shè)計(jì)為 1 500 ns；RS工作頻率為 1 MHz，對(duì)晶振時(shí)鐘進(jìn)行16分頻即可實(shí)現(xiàn)，RS的占空比為75%，高電平持續(xù)時(shí)間為 750 ns，低電平持續(xù)時(shí)間為 250 ns；φ1、φ2 的工作頻率為 0.5 MHz， 對(duì)全局時(shí)鐘進(jìn)行32分頻即可實(shí)現(xiàn)，占空比為50%，且φ1、φ2反相；SP信號(hào)低電平持續(xù)時(shí)間為 62.5 ns，距離RS的下降沿為62.5 ns；CP的低電平持續(xù)時(shí)間為62.5 ns，即一個(gè)時(shí)鐘周期。

2 基于CPLD的驅(qū)動(dòng)時(shí)序的設(shè)計(jì)與實(shí)現(xiàn)

2.1 CPLD芯片的選型

本系統(tǒng)設(shè)計(jì)中采用Altera公司的EPM7128SLC84-15芯片，PLCC封裝，84個(gè)引腳。其集成度高，邏輯密度達(dá)2 500個(gè)可用門(mén)，128個(gè)宏單元。芯片工作頻率達(dá)147.1 MHz[4]。

2.2 電源電路

本系統(tǒng)中混合了多種電壓，其中CCD為12 V供電，CCD的驅(qū)動(dòng)脈沖電壓為 5 V，而EPM7128電壓為 3.3 V。在電源電路的設(shè)計(jì)中，采用外部直流穩(wěn)壓源為系統(tǒng)提供12 V和5 V電壓，比較低的3.3 V電壓由LT1764轉(zhuǎn)換（5 V轉(zhuǎn) 3.3 V）得到。

2.3 軟件開(kāi)發(fā)環(huán)境

本系統(tǒng)中程序設(shè)計(jì)語(yǔ)言為VHDL,時(shí)序功能仿真軟件使用Active HDL 9.1,下載軟件使用Quartus II 5.0。整個(gè)系統(tǒng)功能仿真結(jié)果如圖4所示。

放大后主要的6路輸入波形如圖5所示（實(shí)際上是10路，u1和u2相當(dāng)于 φ1和 φ2， 這兩路實(shí)際上是 6路信號(hào)），其中 clk為全局時(shí)鐘，頻率為 16 MHz,占空比為50%；start為啟動(dòng)信號(hào),當(dāng)start信號(hào)從低電平變?yōu)楦唠娖綍r(shí)系統(tǒng)開(kāi)始工作；rs為復(fù)位脈沖,sh為積分脈沖，cp為箝位脈沖，sp為采樣保持脈沖。在利用Quartus II 5.0綜合仿真的過(guò)程中需要綁定引腳，其中clk鎖定在EPM7128SLC84-15芯片的83腳，其余信號(hào)只要選普通I/O即可。

3 實(shí)驗(yàn)結(jié)果

VHDL程序編譯完成后通過(guò)JTAG口將生成的pof文件下載固化到電路板上的CPLD芯片中，就可以通過(guò)示波器在CPLD芯片的相應(yīng)引腳上觀(guān)看驅(qū)動(dòng)波形。使用泰克公司的TDS2024示波器看到的驅(qū)動(dòng)波形如圖6、圖7所示。圖6為 SH、φ1、φ2和 RS的時(shí)序圖，圖7為 SH、φ1、RS和CP的時(shí)序圖。從示波器上可以看出，波形和手冊(cè)上要求的波形十分符合。

圖4 系統(tǒng)仿真結(jié)果

圖5 驅(qū)動(dòng)時(shí)序功能仿真結(jié)果

圖6 SH、φ1、φ2和 RS的時(shí)序圖

圖7 SH、φ1、RS和 CP的時(shí)序圖

驅(qū)動(dòng)設(shè)計(jì)完成后,CCD輸出波形經(jīng)反相驅(qū)動(dòng)電路[5]（以提高驅(qū)動(dòng)能力，因?yàn)镃PLD芯片輸出為3.3 V，而CCD驅(qū)動(dòng)脈沖為5 V）、放大電路、濾波電路等電路處理后即可正常工作。經(jīng)調(diào)試，此系統(tǒng)已成功運(yùn)用于卷紗機(jī)圖像處理課題中,效果良好。此次設(shè)計(jì)中充分發(fā)揮了CPLD電路“可編程”的技術(shù)優(yōu)勢(shì)，具有靈活性強(qiáng)、集成度高、穩(wěn)定性好的特點(diǎn)，相對(duì)于傳統(tǒng)的驅(qū)動(dòng)電路設(shè)計(jì)，極大地簡(jiǎn)化了設(shè)計(jì)過(guò)程和驅(qū)動(dòng)電路結(jié)構(gòu)。

[1]張旭.高速線(xiàn)陣CCD數(shù)據(jù)采集、傳輸與處理技術(shù)的研究[D].長(zhǎng)春：長(zhǎng)春理工大學(xué)，2008.

[2]潘松.EDA技術(shù)實(shí)用教程[M].北京：科學(xué)出版社，2006.

[3]Toshiba.TCD1501D datasheet[Z].2001.

[4]Altera.MAX 7000 programmable logic device family datasheet[Z].2001.

[5]辛鳳艷，孫曉曄.基于FPGA和線(xiàn)陣CCD的高速圖像采集系統(tǒng)[J].計(jì)算機(jī)技術(shù)與發(fā)展，2012，22(8)：205-207，212.