李婷蘭 葉 欣

(西安石油大學(xué)光電油氣測(cè)井與檢測(cè)教育部重點(diǎn)實(shí)驗(yàn)室 西安 710065)

0 引 言

感應(yīng)測(cè)井儀是一種以電磁感應(yīng)原理為基礎(chǔ)的測(cè)井儀器，通過(guò)對(duì)交變電磁場(chǎng)的特性研究來(lái)反映介質(zhì)電導(dǎo)率。在實(shí)際應(yīng)用中很快發(fā)現(xiàn)，感應(yīng)測(cè)井在水基泥漿尤其是淡水泥漿井中比普通電阻率測(cè)井優(yōu)越，發(fā)展至今，已成為一種用來(lái)測(cè)量低到中等電阻率地層的基本電阻率儀器。本文設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)是該測(cè)井儀的重要組成部分之一，設(shè)計(jì)主要實(shí)現(xiàn)對(duì)7 道數(shù)據(jù)的采集，及數(shù)據(jù)的串并轉(zhuǎn)換。

1 系統(tǒng)設(shè)計(jì)總體方案

本系統(tǒng)的主要任務(wù)是完成對(duì)感應(yīng)、聚焦及輔助道總共7 路模擬信號(hào)的采集，并進(jìn)行相應(yīng)的后續(xù)處理后，通過(guò)電纜傳輸?shù)降孛嫦到y(tǒng);同時(shí)產(chǎn)生整個(gè)感應(yīng)測(cè)井系統(tǒng)的控制信號(hào)，用以協(xié)調(diào)本數(shù)據(jù)采集系統(tǒng)和其他系統(tǒng)的聯(lián)合工作。本文提到的感應(yīng)測(cè)井儀采用DSP+FPGA 的結(jié)構(gòu)進(jìn)行設(shè)計(jì)，此數(shù)據(jù)采集系統(tǒng)也是圍繞這個(gè)結(jié)構(gòu)核心設(shè)計(jì)的。采用Xilinx 公司的FPGA 芯片XCS40XL－4PQ208 進(jìn)行系統(tǒng)的邏輯控制模塊設(shè)計(jì);用TI 公司的32 位浮點(diǎn)型TMS320VC33 芯片對(duì)采集到的數(shù)據(jù)進(jìn)行井下與處理，同時(shí)也方便系統(tǒng)的軟件升級(jí)。系統(tǒng)的總體設(shè)計(jì)框圖如圖1 所示。在實(shí)際測(cè)井中，感應(yīng)測(cè)井所測(cè)量的信號(hào)幅度為毫伏級(jí)，所以輸入A/D 的信號(hào)都是通過(guò)放大調(diào)理的。

圖1 系統(tǒng)總框圖

在圖1 中，F(xiàn)PGA 是本系統(tǒng)的核心控制器，XCS40XL－4PQ208 芯片內(nèi)有豐富的RAM 資源，系統(tǒng)門高達(dá)40 000 門，內(nèi)部邏輯單元達(dá)1862 個(gè)，可用的最大I/O 管腳數(shù)為224個(gè)，采用3.3 V 內(nèi)核電壓，功耗低，能夠支持高達(dá)250 MHz的雙向I/O 接口，用256 ×16 位RAM 時(shí)最大訪問(wèn)頻率可達(dá)212 MHz。系統(tǒng)中所有涉及到工作狀態(tài)和時(shí)序控制的電路均共用10.24 MHz 的同一時(shí)鐘源，這樣可有效地抑制時(shí)間基準(zhǔn)的不一致而帶來(lái)的時(shí)序混亂。主通道的A/D 芯片采用AD974，AD974 是CMOS、4 通道、分辨率為16 位，最高采樣率為200 KSPS 的模數(shù)轉(zhuǎn)換器(ADC)，可以實(shí)現(xiàn)與FPGA的無(wú)縫連接，從而降低系統(tǒng)的復(fù)雜度。同時(shí)系統(tǒng)經(jīng)過(guò)對(duì)數(shù)據(jù)的編碼后通過(guò)電纜向地面?zhèn)鬏敂?shù)據(jù)以及接受地面系統(tǒng)發(fā)向井下的命令。

2 硬件電路設(shè)計(jì)

2.1 FPGA 內(nèi)部邏輯設(shè)計(jì)

井下一幀數(shù)據(jù)的周期為16 個(gè)儀器工作狀態(tài)時(shí)間50.4 ms，每個(gè)50.4 ms 中的30 ms 用于數(shù)據(jù)采集，20.4 ms用于數(shù)據(jù)處理。采集的數(shù)據(jù)包括雙感應(yīng)A 道和B 道、聚焦0、1、2、3 道以及輔助道。FPGA 主要實(shí)現(xiàn)與DSP、感應(yīng)道ADC、聚焦道ADC、輔助道ADC 和模擬開(kāi)關(guān)之間的接口邏輯、時(shí)序控制以及對(duì)采集信號(hào)的串轉(zhuǎn)并，同時(shí)產(chǎn)生感應(yīng)測(cè)井系統(tǒng)其他一些控制信號(hào)。FPGA 的內(nèi)部功能框圖如圖2所示。

圖2 FPGA 內(nèi)部功能框圖

2.2 A/D 轉(zhuǎn)換電路

本文中的所有ADC 均采用AD974。A/D 轉(zhuǎn)換器作為數(shù)據(jù)采集的核心器件，其性能直接影響到整個(gè)系統(tǒng)的測(cè)量精度和分辨率?，F(xiàn)有的A/D 轉(zhuǎn)換芯片種類很多，其中Flash A/D 轉(zhuǎn)換器的轉(zhuǎn)換速度很高，但分辨率較低;Sigma－Delta A/D 轉(zhuǎn)換器的轉(zhuǎn)換精度很高，但轉(zhuǎn)換速度比較低;逐次逼近型A/D 轉(zhuǎn)換器的轉(zhuǎn)換速度和分辨率介于兩者之間，適用于中速率采樣而分辨率要求較高的場(chǎng)合。因此，按照高分辨率感應(yīng)測(cè)井儀地面系統(tǒng)的性能要求，感應(yīng)信號(hào)采樣率要在320 KSPS 以上，中、深感應(yīng)測(cè)井信號(hào)經(jīng)信號(hào)調(diào)理后為0～10 V 的電壓信號(hào)，要求其分辨率在305 μV，故選用16 位逐次逼近型的模數(shù)轉(zhuǎn)換器，即使信號(hào)為滿量程時(shí)，也能滿足其分辨率的要求。

2.3 感應(yīng)道ADC 接口設(shè)計(jì)

圖3 AD 與FPGA 接口電路

2.4 聚焦及輔助道ADC

根據(jù)AD974 的時(shí)序和測(cè)井儀器工作狀態(tài)的要求，采用底層模塊VHDL 和頂層原理圖結(jié)合設(shè)計(jì)出的ADC 采樣中斷產(chǎn)生硬件原理圖，如圖4 所示。

3 采集系統(tǒng)的仿真驗(yàn)證

4 結(jié) 論

本文以FPGA 和AD974 為設(shè)計(jì)核心，設(shè)計(jì)了16 位高分辨率數(shù)據(jù)采集電路，給出了FPGA 與AD974 的接口設(shè)計(jì)和內(nèi)部邏輯和時(shí)序控制設(shè)計(jì)。結(jié)果表明:該采集系統(tǒng)的最大采樣頻率為320 KSPS，采集命令和采集時(shí)序由FPGA 控制，最終采集數(shù)據(jù)以二進(jìn)制形式緩存在FPGA 中，串轉(zhuǎn)并之后通過(guò)并行接口傳輸給DSP 以待數(shù)據(jù)處理。該采集電路以成功應(yīng)用于高分辨感應(yīng)測(cè)井儀的室內(nèi)試驗(yàn)研究項(xiàng)目中，獲得良好的實(shí)驗(yàn)效果。

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