吝 瑩，鄧 軻

(西安電子科技大學(xué)204教研室，陜西 西安710071)

隨著超高速、超大規(guī)模集成電路的出現(xiàn)，數(shù)字下變頻(Digial Down Converter，DDC)技術(shù)和數(shù)字上變頻(Digital Up Converter，DUC)技術(shù)得到快速發(fā)展，使得DRFM系統(tǒng)的瞬時(shí)帶寬得以提升，其中，采用正交調(diào)制解調(diào)技術(shù)的DRFM，瞬時(shí)的帶寬可達(dá)到600 MHz以上，基本可覆蓋一般雷達(dá)信號(hào)的帶寬，甚至覆蓋一般雷達(dá)信號(hào)的所有工作帶寬［1］。由此，使得雷達(dá)對(duì)抗技術(shù)進(jìn)入一個(gè)新的發(fā)展空間。

1 大帶寬DRFM基本原理

基于DDC和DUC技術(shù)的大帶寬，DRFM的基本原理是:由雷達(dá)天線(xiàn)接收戰(zhàn)場(chǎng)的雷達(dá)信號(hào)，將接收到的雷達(dá)信號(hào)，經(jīng)過(guò)高速的ADC變換器進(jìn)行采樣量化，轉(zhuǎn)變?yōu)橹蓄l數(shù)字信號(hào)，然后經(jīng)過(guò)DDC把ADC變換器輸出的中頻數(shù)字信號(hào)變?yōu)榱阒蓄l信號(hào)，并將其進(jìn)行快速存儲(chǔ)［2］。再將高速ROM中的數(shù)據(jù)讀出，對(duì)其進(jìn)行多普勒(Doppler)頻移變換，使得最后輸出信號(hào)比原信號(hào)多一個(gè)多普勒頻移量，從而使輸出信號(hào)可以模擬假目標(biāo)信號(hào)的多普勒效應(yīng)。再將多普勒頻移后的信號(hào)經(jīng)過(guò)DUC做上變頻處理，將零中頻信號(hào)搬到中頻，其中DUC過(guò)程的各項(xiàng)參數(shù)設(shè)置與DDC中的各項(xiàng)參數(shù)完全一致，以保證能夠完全恢復(fù)出中頻信號(hào)的頻帶和相位信息，最后將輸出的數(shù)字中頻信號(hào)經(jīng)過(guò)DAC變換器恢復(fù)為射頻模擬信號(hào)，并送給發(fā)射天線(xiàn)進(jìn)行發(fā)射?；谠撛淼腄RFM基本結(jié)構(gòu)如圖1所示。

圖1 基于DDC、DUC技術(shù)的DRFM基本結(jié)構(gòu)

2 大帶寬DRFM信號(hào)仿真

系統(tǒng)將雷達(dá)接收到的射頻雷達(dá)信號(hào)，經(jīng)過(guò)高速A/D變換器采樣量化后得到中頻數(shù)字信號(hào)，送入基于多相濾波原理實(shí)現(xiàn)的DDC模塊，得到基帶I、Q兩路信號(hào)。然后與復(fù)信號(hào)ej2πfdt(cos(2πfdt)+jsin(2πfdt))進(jìn)行復(fù)乘法運(yùn)算，實(shí)現(xiàn)信號(hào)的多普勒頻移，將得到的信號(hào)經(jīng)過(guò)DUC模塊處理后上變頻為中頻信號(hào)，再經(jīng)過(guò)DAC輸出，從而實(shí)現(xiàn)整個(gè)DRFM系統(tǒng)的功能［3－4］。

設(shè)輸入中頻信號(hào)fIE對(duì)應(yīng)的模擬信號(hào)x(t)=a(t)cos［2πf0t+φ(t)］=a(t)cos［2π(f1+f2)t+φ(t)］，假設(shè)振幅a(t)=1，初相φ(t)=0，中頻信號(hào)的載波頻率f1=750 MHz，基帶信號(hào)頻率f2=50 MHz［5］。中頻模擬信號(hào)對(duì)應(yīng)的信號(hào)頻譜如圖2所示。

圖2 輸入中頻信號(hào)對(duì)應(yīng)模擬信號(hào)的頻譜

圖2顯示輸入信號(hào)頻率為800 MHz，前面200 MHz的頻譜是模擬信號(hào)對(duì)應(yīng)復(fù)頻率－800 MHz，經(jīng)過(guò)采樣率為fs=1 000 MHz的采樣，頻譜進(jìn)行周期性搬移后，在正半軸產(chǎn)生的鏡像頻率。中頻信號(hào)經(jīng)過(guò)DDC模塊后的頻譜如圖3所示。

圖3 DDC后第一組I、Q兩路所對(duì)應(yīng)的復(fù)信號(hào)頻譜

如圖3所示，將中頻信號(hào)經(jīng)過(guò)數(shù)字下變頻(DDC)模塊處理以后，得到的I、Q兩路的信號(hào)對(duì)應(yīng)的復(fù)信號(hào)的頻譜已經(jīng)為基帶信號(hào)50 MHz。

假設(shè)DDS模塊產(chǎn)生的正交信號(hào)頻率fd=62.5 MHz，DDC模塊輸出的基帶信號(hào)經(jīng)過(guò)多普勒頻移后，得到第一組I、Q兩路信號(hào)對(duì)應(yīng)復(fù)信號(hào)的頻譜如圖4所示。

圖4所示，頻率從基帶的50 MHz搬移到了112.5 MHz，完成了預(yù)想的結(jié)果。

圖4 基帶信號(hào)經(jīng)多普勒頻移后所得復(fù)信號(hào)頻譜

將得到的信號(hào)進(jìn)行數(shù)字上變頻(DUC)處理，即經(jīng)過(guò)與DDC的相反過(guò)程后，得到輸出信號(hào)的頻譜如圖5所示。

圖5 上變頻處理后得到輸出信號(hào)的頻譜

圖5所示，信號(hào)頻率從112.5 MHz搬移到了862.5 MHz，而載波頻率為750 MHz，基本與理論一致。即輸入的800 MHz中頻信號(hào)經(jīng)過(guò)DRFM系統(tǒng)后轉(zhuǎn)變?yōu)?62.5 MHz，得到的結(jié)論與實(shí)際預(yù)想相同，完成了DRFM系統(tǒng)的功能。

3 大帶寬DRFM在FPGA中的設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)上述DRFM系統(tǒng)的基本結(jié)構(gòu)，在FPGA開(kāi)發(fā)平臺(tái)Quartus II中實(shí)現(xiàn)其功能，主要完成對(duì)系統(tǒng)及內(nèi)部模塊的建模，并在Modelsim中對(duì)整個(gè)系統(tǒng)進(jìn)行了功能仿真，驗(yàn)證了設(shè)計(jì)的正確性。在FPGA中實(shí)現(xiàn)的基于DDC和DUC大帶寬DRFM的整體模塊如圖6所示。

圖6 DRFM系統(tǒng)

如圖6所示，在高性能FPGA中主要實(shí)現(xiàn)的是數(shù)字下變頻，多普勒調(diào)制和數(shù)字上變頻3部分。圖中的第一模塊實(shí)現(xiàn)數(shù)字下變頻和多普勒調(diào)制，第二模塊實(shí)現(xiàn)數(shù)字上變頻。以下分別介紹3個(gè)部分在FPGA中的具體實(shí)現(xiàn)。

3.1 FPGA中DDC模塊的實(shí)現(xiàn)

設(shè)計(jì)中采用了基于多相濾波結(jié)構(gòu)的數(shù)字正交下變頻(DDC)，首先介紹基于多相濾波結(jié)構(gòu)的DDC算法。設(shè)輸入中頻信號(hào)為x(t)=a(t)cos［2πf0t+φ(t)］，按以下采樣頻率fs對(duì)其進(jìn)行采樣，由帶通采樣原理可知。其中m取值滿(mǎn)足fs≥2B的最大正整數(shù)。

得到的采樣序列為

即x(2n)(－1)n和x(2n+1)(－1)n兩個(gè)序列分別是同相分量xI(n)和正交分量xQ(n)的2倍抽取序列。根據(jù)抽取原理可知，如果xI(n)和xQ(n)的數(shù)字譜寬度＜π/2，則其兩倍抽取序列xI(2n)和xQ(2n+1)可以無(wú)失真表示原序列。根據(jù)傅里葉變換性質(zhì)可以推出

基于多相濾波的數(shù)字正交下變頻實(shí)現(xiàn)過(guò)程如圖7所示。

圖7 基于多相濾波的數(shù)字正交下變頻

由上述算法，可以推導(dǎo)出寬帶DDC的多相濾波高效結(jié)構(gòu)如圖8所示。

圖8 寬帶DDC的多相濾波高效結(jié)構(gòu)

輸入中頻數(shù)字信號(hào)為x(n)，依次經(jīng)過(guò)一個(gè)采樣點(diǎn)的延遲后分別進(jìn)行4倍抽取，得到4路并行信號(hào)，依次為a(n)、b(n)、c(n)、d(n)。將得到的4路并行信號(hào)，分別經(jīng)過(guò)一個(gè)采樣點(diǎn)的延遲后再分別進(jìn)行2倍抽取，得到8路并行信號(hào)，依次為x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)。由式(3)可知，x(n)的偶數(shù)項(xiàng)對(duì)應(yīng)其同相分量I路信號(hào)，奇數(shù)項(xiàng)對(duì)應(yīng)其正交分量Q路信號(hào)。于是，對(duì)以上的8路信號(hào)進(jìn)行處理，得到4路并行的I路信號(hào)xI0、xI1、xI2、xI3和4路并行的Q路信號(hào)xQ0、xQ1、xQ2、xQ3，其中xI0=x0(n)、xI1=x2(n)、xI2=x4(n)、xI3=x6(n)、xQ0=x1(n)、xQ1=x3(n)、xQ2=x5(n)、xQ3=x7(n)。將得到的4路并行的I路信號(hào)與4路并行的Q路信號(hào)分別通過(guò)滿(mǎn)足式(5)的時(shí)延濾波器，使得I路信號(hào)和Q路信號(hào)在時(shí)域上對(duì)齊。經(jīng)過(guò)時(shí)延濾波器后，得到I路4路并行信號(hào)xII0(n)、xII1(n)、xII2(n)、xII3(n)，和Q路4路并行信號(hào)xQQ0(n)、xQQ1(n)、xQQ2(n)、xQQ3(n)。

雖然信號(hào)x(n)經(jīng)過(guò)抽取后變成了8路信號(hào)，經(jīng)過(guò)DDC后變成了4路并行的I路和Q路信號(hào)，盡管每一路保存的I、Q兩路信號(hào)對(duì)應(yīng)的復(fù)信號(hào)與原信號(hào)相比，都有一定的頻譜損失，但這4路并行的信號(hào)總體卻完整保存了信號(hào)x(n)的頻譜和相位信息。若要恢復(fù)信號(hào)x(n)，只需經(jīng)過(guò)一個(gè)相反過(guò)程即可。該寬帶DDC的多相濾波結(jié)構(gòu)在FPGA中具體實(shí)現(xiàn)的模塊如圖9所示。

圖9 FPGA中的寬帶DDC的具體實(shí)現(xiàn)模塊

圖9中第1模塊實(shí)現(xiàn)將信號(hào)x(n)抽取變?yōu)?路信號(hào)，分離出I路和Q路數(shù)據(jù)。第2，3模塊實(shí)現(xiàn)的是將并行4路的I路和Q路數(shù)據(jù)經(jīng)過(guò)各自對(duì)應(yīng)的濾波器實(shí)現(xiàn)時(shí)域上的對(duì)齊，并最終將中頻數(shù)字信號(hào)變成基帶信號(hào)。

3.2 FPGA中Doppler模塊的實(shí)現(xiàn)

多普勒調(diào)制原理

即實(shí)現(xiàn)了輸出信號(hào)頻率與原信號(hào)頻率相比多一個(gè)多普勒頻移量wd，輸出信號(hào)又可以表示為

其中，cos(w0t)×cos(wdt)－sin(w0t)×sin(wdt)產(chǎn)生的是I路數(shù)據(jù);cos(w0t)×sin(wdt)+sin(w0t)×cos(wdt)產(chǎn)生的是Q路數(shù)據(jù)。

根據(jù)多普勒調(diào)制的原理，對(duì)經(jīng)過(guò)DDC模塊后產(chǎn)生的基帶信號(hào)進(jìn)行多普勒調(diào)制。文中采用直接數(shù)字頻率合成(DDS)產(chǎn)生正交本振信號(hào)cos(2πfdt)和sin(2πfdt)兩路信號(hào)，對(duì)其分別進(jìn)行4倍抽取，得到xDI0、xDQ0，xDI1、xDQ1，xDI2、xDQ2，xDI3、xDQ3這4路信號(hào)。

將得到的x(n)4路同相分量xI(n)和正交分量xQ(n)分別與DDS產(chǎn)生的4路并行的I、Q兩路正交本振信號(hào)做復(fù)乘法運(yùn)算，即xOI0=xII0×xDI0－xQQ0×xDQ0，xOQ0=xQQ0×xDI0+xII0×xDQ0，下面做相同變換，得到對(duì)應(yīng)的xOI和xOQ的4路信號(hào)，從而實(shí)現(xiàn)4路信號(hào)的多普勒頻移。

用于產(chǎn)生4路并行的I、Q兩路正交本振信號(hào)的DDS模塊如圖10所示。

圖10 DDS模塊

圖10中輸出的分別為4路并行的I路數(shù)據(jù)和4路并行的Q路數(shù)據(jù)。將其與DDC輸出的4路同相分量xI(n)和正交分量xQ(n)做復(fù)乘法運(yùn)算。后續(xù)實(shí)現(xiàn)多普勒頻移的復(fù)乘法模塊如圖11所示。

圖11 復(fù)乘法模塊

圖11中的第1部分實(shí)現(xiàn)xOI0=xII0×xDI0－xQQ0×xDQ0，產(chǎn)生I路的第1路數(shù)據(jù)，第2部分實(shí)現(xiàn)xOQ0=xQQ0×xDI0+xII0×xDQ0，產(chǎn)生Q路的第1路數(shù)據(jù)，做相同的處理，可以實(shí)現(xiàn)xOI和xOQ的4路信號(hào)，完成多普勒調(diào)制。

3.3 FPGA中DUC模塊的實(shí)現(xiàn)

DUC模塊的工作過(guò)程與DDC模塊相反，是DDC的一個(gè)逆過(guò)程。即為多普勒調(diào)制輸出的4路并行的I路和Q路數(shù)據(jù)，分別經(jīng)過(guò)濾波器HI(e－jw)和HQ(e－jw)，還原I、Q兩路在時(shí)域上的非對(duì)齊性，然后各自完成4倍的內(nèi)插，實(shí)現(xiàn)數(shù)字上變頻，其結(jié)構(gòu)如圖12所示。

圖12 DUC結(jié)構(gòu)

該數(shù)字上變頻在FPGA中的具體實(shí)現(xiàn)模塊如圖13所示。

圖13 FPGA中DUC的具體實(shí)現(xiàn)模塊

3.4 系統(tǒng)在Modelsim中的仿真

將FPGA中的整個(gè)系統(tǒng)在Modelsim中進(jìn)行仿真，結(jié)果如圖14所示。

圖14 整個(gè)系統(tǒng)在Modelsim中的仿真圖

將圖14得到的輸出信號(hào)的離散的值導(dǎo)入到Matlab中，查看其頻譜圖，如圖15所示。

圖15 FPGA中輸出信號(hào)的頻譜圖

如圖15所示，輸出信號(hào)頻率為862.5 MHz，與圖5仿真結(jié)果相同，由此得出，在FPGA中的整個(gè)DRFM系統(tǒng)實(shí)現(xiàn)的功能與理論上得到的結(jié)果一致，從而完成了DRFM系統(tǒng)的功能，達(dá)到了預(yù)期的效果。

4 結(jié)束語(yǔ)

隨著超寬帶高分辨率雷達(dá)在未來(lái)戰(zhàn)場(chǎng)發(fā)揮的作用越來(lái)越大，對(duì)于超帶寬雷達(dá)的干擾技術(shù)研究，將成為雷達(dá)對(duì)抗領(lǐng)域的重要研究方向。文中針對(duì)基于現(xiàn)代化軟件無(wú)線(xiàn)電原理的數(shù)字下變頻(DDC)和數(shù)字上變頻(DUC)技術(shù)，對(duì)實(shí)現(xiàn)的DRFM系統(tǒng)進(jìn)行了分析及系統(tǒng)仿真，得出的結(jié)論與預(yù)想結(jié)果吻合良好，證明了系統(tǒng)的可行性。

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