龐少龍，馬志剛，吳子賢

(西安電子科技大學(xué) 電子工程學(xué)院，陜西 西安710071)

隨著軟件無(wú)線電技術(shù)被廣泛應(yīng)用于蜂窩通信及各種軍用和民用的無(wú)線通信系統(tǒng)中。作為軟件無(wú)線電接收機(jī)的核心技術(shù)，數(shù)字下變頻技術(shù)也得到普遍應(yīng)用。

傳統(tǒng)的數(shù)字下變頻器(DDC)結(jié)構(gòu)包括數(shù)控振蕩器(Numerical Controlled Oscillator，NCO)、混頻器、低通濾波器和抽取器。其實(shí)現(xiàn)方法占用FPGA資源多，運(yùn)算復(fù)雜程度高，功耗高而效率低。因此常見(jiàn)的高效DDC實(shí)現(xiàn)方法采用了多相抽取濾波結(jié)構(gòu)，在濾波運(yùn)算前就降低了數(shù)據(jù)的采樣速率，減輕了后續(xù)濾波環(huán)節(jié)的運(yùn)算負(fù)擔(dān)，降低了DDC運(yùn)算復(fù)雜度和功耗。本文基于多相抽取濾波的高效結(jié)構(gòu)，給出了一種更加簡(jiǎn)化高效的寬帶DDC實(shí)現(xiàn)方法。

用現(xiàn)場(chǎng)可編程陣列(FPGA)來(lái)實(shí)現(xiàn)數(shù)字下變頻器有許多好處。FPGA在硬件上具有較強(qiáng)的穩(wěn)定性和較高的運(yùn)算速度，在軟件上具有可編程的特點(diǎn)，可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)來(lái)完成相應(yīng)的功能，便于進(jìn)行系統(tǒng)功能擴(kuò)展和性能升級(jí)。

1 數(shù)字下變頻器原理

1.1 典型數(shù)字下變頻器

典型的數(shù)字下變頻的實(shí)現(xiàn)框圖如圖1所示。采樣數(shù)據(jù)輸入后與兩個(gè)正交的本振序列相乘，再通過(guò)數(shù)字低通濾波濾除帶外信號(hào)，便可以得到基帶的正交基帶分量I和Q。

圖1 典型數(shù)字下變頻系統(tǒng)實(shí)現(xiàn)框圖

圖1中低通濾波器和后接的抽取器一起構(gòu)成了標(biāo)準(zhǔn)的抽取系統(tǒng)，通常采用多相濾波結(jié)構(gòu)來(lái)實(shí)現(xiàn)。如果抽取因子D很大，低通濾波器所需的階數(shù)又較高時(shí)，實(shí)現(xiàn)這種單級(jí)多相濾波結(jié)構(gòu)則比較困難，必須采用多級(jí)抽取實(shí)現(xiàn)。

1.2 基于多相濾波結(jié)構(gòu)的數(shù)字正交變換下變頻器

此種基于多相濾波的數(shù)字正交變換新方法，該方法不僅不需要正交本振，而且后續(xù)數(shù)字低通濾波器階數(shù)也較低，用FPGA實(shí)現(xiàn)相對(duì)簡(jiǎn)單。

即，x'BI(n)和x'BQ(n)兩個(gè)序列分別是同相分量xBI(n)和xBQ(n)的2倍抽取過(guò)程，實(shí)現(xiàn)過(guò)程如2圖所示。

圖2 正交變換的多相濾波實(shí)現(xiàn)

容易證明，x'BI(n)和x'BQ(n)的數(shù)字普為

也就是說(shuō)，由于采取了奇偶抽取，導(dǎo)致運(yùn)算結(jié)果在時(shí)域上相差了半個(gè)采樣點(diǎn)，這種時(shí)間上的“對(duì)不齊”可以采樣兩個(gè)延時(shí)濾波器實(shí)現(xiàn)，且兩個(gè)延時(shí)濾波器滿(mǎn)足以下條件

實(shí)際上，HQ(ejω)和H1(ejω)就是抽取濾波器中第奇數(shù)個(gè)濾波器系數(shù)和第偶數(shù)個(gè)濾波器系數(shù)。因此，只需按照濾波器的設(shè)計(jì)方法求出濾波器系數(shù)，并以此提取奇數(shù)個(gè)濾波器系數(shù)和偶數(shù)個(gè)濾波器系數(shù)即可。由于HQ(ejω)和H1(ejω)主要被用于調(diào)節(jié)序列的延時(shí)關(guān)系，并不用于對(duì)采樣信號(hào)濾波，因此，HQ(ejω)和H1(ejω)只需要很低的濾波器階數(shù)［1］。

2 數(shù)字下變頻器的FPGA實(shí)現(xiàn)

此處以一種雷達(dá)數(shù)字中頻接收機(jī)為例來(lái)說(shuō)明基于多相濾波正交變換結(jié)構(gòu)的數(shù)字下變頻在FPGA上的實(shí)現(xiàn)。輸入信號(hào)為中頻500 MHz，帶寬分別為100 MHz、20 MHz、2 MHz、點(diǎn)頻，脈沖寬度20μs的線性調(diào)頻信號(hào)。該信號(hào)經(jīng)過(guò)A/D變換后送入FPGA進(jìn)行數(shù)字下變頻。選用FPGA型號(hào)為Altera公司Arria GX系列的EP1AGX60。用一片EP1AGX60配合軟件設(shè)計(jì)即可實(shí)現(xiàn)此DDC的全部功能。ADC與DDC的系統(tǒng)框圖如圖3所示。

圖3 ADC與DDC的系統(tǒng)框圖

2.1 兩倍抽取降速的FPGA實(shí)現(xiàn)

依據(jù)多相濾波正交變換的結(jié)構(gòu)首先應(yīng)將400 MHz數(shù)據(jù)率的12位數(shù)據(jù)進(jìn)行兩倍抽取。因?yàn)锳DC提供給FPGA的全局時(shí)鐘為200 MHz，做兩倍抽取可以將200 MHz的雙沿?cái)?shù)據(jù)轉(zhuǎn)換為兩路單沿200 MHz的數(shù)據(jù)，達(dá)到初步降速的目的［2－3］。具體實(shí)現(xiàn)采用DDIO雙沿采數(shù)的IP核，其邏輯框圖如圖4所示。

其工作時(shí)序如圖5所示，每個(gè)時(shí)鐘周期DDIO模塊輸出的兩個(gè)12位數(shù)據(jù)dataout_h［11..0］與dataout_l［11..0］為本時(shí)鐘周期上升沿和上個(gè)時(shí)鐘下降沿所采集到的兩個(gè)12位數(shù)據(jù)An和Bn。

圖4 DDIO兩倍抽取降速框圖

圖5 DDIO兩倍抽取降速時(shí)序圖

2.2 數(shù)控振蕩器(NCO)模塊的FPGA實(shí)現(xiàn)

數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)的作用是產(chǎn)生正弦、余弦樣本。頻率較低時(shí)要產(chǎn)生NCO的正余弦樣本，可以用實(shí)時(shí)計(jì)算的方法。但在超高速采樣的情況下，實(shí)時(shí)計(jì)算方法實(shí)現(xiàn)起來(lái)比較困難，所以NCO一般采用直接數(shù)字合成(DDS)的方法實(shí)現(xiàn):通過(guò)相位累加器得到相位值，將相位值截短后查正弦/余弦表，得到所需的正弦/余弦值。相位值截短和生成正弦/余弦表時(shí)的幅度量化均會(huì)帶來(lái)噪聲［5］。

在一些特定情況下，選用合適的采樣率，能夠不使用直接數(shù)字合成(DDS)而用固定系數(shù)來(lái)產(chǎn)生正弦、余弦樣本。這樣不僅避免了相位值截短和幅度量化帶來(lái)的噪聲，同時(shí)實(shí)現(xiàn)起來(lái)相對(duì)容易，占用的FPGA資源少。本系統(tǒng)即是用固定系數(shù)來(lái)產(chǎn)生正弦、余弦樣本［6］。

為將信號(hào)頻譜搬移到基帶，根據(jù)式(6)，將NCO及乘法器部分簡(jiǎn)化，只通過(guò)信號(hào)取反來(lái)產(chǎn)生。即I路數(shù)據(jù)為原始數(shù)據(jù)經(jīng)DDIO接收后的其中一路數(shù)據(jù)乘以(－1)n;Q路數(shù)據(jù)為原始數(shù)據(jù)經(jīng)DDIO接收后的其中一路數(shù)據(jù)乘以(－1)n。對(duì)I、Q錄數(shù)據(jù)進(jìn)行乘以(－1)n的操作后，輸出的兩路數(shù)據(jù)就為正交變換后的數(shù)據(jù)，如圖6所示。

2.3 平衡相位濾波器的FPGA實(shí)現(xiàn)

圖6 NCO與乘法器模塊

當(dāng)信號(hào)經(jīng)過(guò)NCO與乘法器模塊后，I路數(shù)據(jù)與Q路數(shù)據(jù)在時(shí)域上會(huì)相差半個(gè)采樣點(diǎn)，這半個(gè)延遲差是由于采用奇偶抽取所引起的，所以采用兩個(gè)時(shí)延濾波器加以校正。將兩路數(shù)據(jù)分別通過(guò)兩個(gè)32階的抽取濾波器，輸出即為I和Q兩路基帶數(shù)據(jù)。其濾波器系數(shù)分別為原型32階濾波器的第奇數(shù)個(gè)和第偶數(shù)個(gè)系數(shù)，用于調(diào)節(jié)兩路信號(hào)的相差。該濾波器采用Altera公司提供的FIR IP核實(shí)現(xiàn)，F(xiàn)PGA邏輯如圖7所示。

圖7 平衡相位濾波器

該平衡相位濾波器的具體設(shè)計(jì)采用基于窗函數(shù)的“漢明窗”設(shè)計(jì)方法，采用Matlab的fdatool設(shè)計(jì)工具完成，其設(shè)置參數(shù)如圖8所示。將生成的濾波器系數(shù)導(dǎo)入到FPGA的FIR IP核中。

圖8 平衡相位濾波器參數(shù)設(shè)置

在FPGA中平衡相位濾波器FIR IP核的配置如圖9所示。

2.4 抽取濾波器的FPGA實(shí)現(xiàn)

圖9 平衡相位濾波器的配置

抽取濾波器為64階，其實(shí)現(xiàn)如圖10所示。采用直接型結(jié)構(gòu)，輸入數(shù)據(jù)分別和相應(yīng)的系數(shù)相乘，然后通過(guò)流水線加法器將結(jié)果進(jìn)行累加輸出。

濾波器設(shè)計(jì)采用基于最優(yōu)化設(shè)計(jì)方法，采用Matlab的fdatool設(shè)計(jì)工具完成。對(duì)于20 MHz的帶寬，截至頻率設(shè)置為14 MHz;對(duì)于2 MHz的帶寬，截至頻率設(shè)置為4 MHz;對(duì)于2點(diǎn)頻帶寬，截至頻率設(shè)置為2.9 MHz，其他參數(shù)設(shè)置相同，如圖11所示。

圖11 100 MHz帶寬信號(hào)抽取濾波器參數(shù)設(shè)置

濾波器的實(shí)現(xiàn)采用Altera提供的IP核，具有穩(wěn)定、速度快、效率高、使用配置方便且直觀的優(yōu)點(diǎn)。Reload_fir為系數(shù)可重載濾波器，根據(jù)BW控制字的不同，選擇不同的濾波器系數(shù)，從而實(shí)現(xiàn)不同的帶寬選擇。Para_cnt為抽取使能控制，根據(jù)不同的帶寬，選擇不同的抽取倍數(shù)，并使其輸出信號(hào)作用于D觸發(fā)器的使能端口，實(shí)現(xiàn)抽取功能。

3 DDC實(shí)驗(yàn)結(jié)果

DDC功能測(cè)試連接如圖13所示，采用Matlab產(chǎn)生2 048個(gè)標(biāo)準(zhǔn)的寬帶中頻信號(hào)數(shù)據(jù)，并把產(chǎn)生的中頻數(shù)據(jù)存儲(chǔ)到FPGA的ROM中，作為DDC邏輯的數(shù)據(jù)源。然后通過(guò)SignalTap對(duì)數(shù)字下變頻邏輯的運(yùn)算結(jié)果進(jìn)行存儲(chǔ)并分析。

圖12 可重載濾波器的配置

圖13 DDC功能測(cè)試連接圖

為觀測(cè)方便，產(chǎn)生501 MHz的單頻數(shù)據(jù)存放于測(cè)試ROM中，對(duì)DDC的輸出結(jié)果實(shí)時(shí)進(jìn)行監(jiān)控，帶寬(BW)20 MHz時(shí)輸出結(jié)果如圖14所示。

圖14 DDC功能測(cè)試結(jié)果(BW=20 MHz)

輸入信號(hào)頻率為501 MHz，由理論分析可知，經(jīng)DDC后輸出信號(hào)頻率為1 MHz。圖14中，dai和daq為經(jīng)過(guò)第一級(jí)平衡濾波器后的I路和Q路輸出結(jié)果，idata和qdata為最終的結(jié)果，此時(shí)信號(hào)速率為20 MHz，對(duì)應(yīng)圖中波形每個(gè)周期有20個(gè)采樣點(diǎn)。

4 結(jié)束語(yǔ)

介紹了一種運(yùn)用FPGA設(shè)計(jì)基于多相濾波正交變換結(jié)構(gòu)的數(shù)字下變頻器的新方法，它能夠較好地降低濾波器的階數(shù)，同時(shí)運(yùn)用FPGA內(nèi)部IP核實(shí)現(xiàn)FIR濾波器以提高設(shè)計(jì)效率。通過(guò)改變軟件設(shè)計(jì)改變數(shù)字下變頻器的要求，具有較好的可擴(kuò)展性與靈活性。

［1］ 楊小牛，樓才義，徐建良.軟件無(wú)線電原理與應(yīng)用［M］.北京:電子工業(yè)出版社，2001.

［2］ 高志成，肖先賜.寬帶數(shù)字下變頻的一種高效實(shí)現(xiàn)結(jié)構(gòu)［J］.電子與信息學(xué)報(bào)，2001，23(3):255－260.

［3］WHITE S A.Applications of distributed arithmetic to digital signal processing:a tutorial review［J］.IEEE ASSP Magazine，1989，6(3):6－19.

［4］ 張希良.基于下頻技術(shù)的軟件無(wú)線電數(shù)字濾波器研究［D］.濟(jì)南:山東大學(xué)，2012.

［5］ 劉瀛祺，金力軍，陳吉鋒.軟件無(wú)線電中抽取濾波器的研究與FPGA實(shí)現(xiàn)［J］.電子科技，2006(7):38－42.