摘要：文章介紹了基于FPGA的網(wǎng)絡(luò)三相電能表的系統(tǒng)總體設(shè)計(jì)方法。通過FPGA設(shè)計(jì)SOPC系統(tǒng)與AD73360信號(hào)采集板連接，由FPGA控制AD73360進(jìn)行數(shù)據(jù)采集，然后再對(duì)采集的數(shù)據(jù)進(jìn)行處理。重點(diǎn)分析了采用FPGA和SOPC技術(shù)的網(wǎng)絡(luò)三相電能表的軟硬件設(shè)計(jì)方法。該網(wǎng)絡(luò)三相電能表具備電力參數(shù)監(jiān)測(cè)、電能質(zhì)量分析（諧波分析）、網(wǎng)絡(luò)遠(yuǎn)程報(bào)文發(fā)送等功能。

關(guān)鍵詞：FPGA；三相電能表；Sopc NiosII

中圖分類號(hào)：TN911.8 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1006-8937（2012）26-0014-02

采用FPGA和SOPC技術(shù)設(shè)計(jì)的網(wǎng)絡(luò)三相電能表，可以為電力測(cè)控系統(tǒng)的多路信號(hào)采集和處理提供足夠的速度，且信號(hào)處理算法完全由FPGA硬件實(shí)現(xiàn)。按照電力系統(tǒng)IEC 61850標(biāo)準(zhǔn)通信規(guī)約設(shè)計(jì)和傳輸以三相電能數(shù)據(jù)的以太網(wǎng)報(bào)文。

基于FPGA的網(wǎng)絡(luò)三相電能表采用Altera公司的Cyclone II EP2C70F896和ADI公司的AD73360芯片作為該系統(tǒng)的主要核心部分。在該設(shè)計(jì)中，模擬前端使用AD73360信號(hào)采集板對(duì)電壓和電流進(jìn)行采樣，數(shù)據(jù)送給后端FPGA進(jìn)行處理，然后通過DM9000A以太網(wǎng)模塊發(fā)送。NiosII軟核CPU對(duì)電表進(jìn)行總體控制。由于FPGA采用純硬件的工作方式，信號(hào)處理速度快，實(shí)時(shí)性強(qiáng)。

AD73360是一款面向工業(yè)電能計(jì)量或多通道模擬輸入等通用應(yīng)用的6通道模擬輸入前端（AFE）處理器。配有6個(gè)16位A/D轉(zhuǎn)換通道，在聲帶信號(hào)帶寬下，各通道均可實(shí)現(xiàn)77 dB的信噪比。同時(shí)集成一個(gè)可編程輸入增益放大器（PGA），增益設(shè)置分為8級(jí)：從0 ~38 dB。AD73360特別適用于工業(yè)電能計(jì)量，因?yàn)楦魍ǖ劳瑫r(shí)進(jìn)行采樣，可將轉(zhuǎn)換間的時(shí)間（相位）延遲降至極低水平。AD73360全部通道均支持低群延遲轉(zhuǎn)換。片內(nèi)集成基準(zhǔn)電壓，支持單電源工作。這個(gè)基準(zhǔn)電壓也可以通過編程以支持3 V或5 V操作模式。同時(shí)，用戶也可以通過編程將采樣率設(shè)置為64 K、32 K、16 K和8 kHz四種采樣率（主時(shí)鐘頻率為16.384 MHz）。通過串行端口（SPORT），與FPGA或DSP交換數(shù)據(jù)。

1 系統(tǒng)總體方案

網(wǎng)絡(luò)三相電能表以Altera DE2-70為平臺(tái)由互感器和信號(hào)調(diào)理電路、AD73360信號(hào)采集模塊、SOPC控制與處理核心模塊、DM9000A網(wǎng)絡(luò)模塊、人機(jī)交互界面等部分組成，如圖1所示?；ジ衅鲗⒈粶y(cè)多路高壓、大電流信號(hào)轉(zhuǎn)換成低電壓信號(hào)，經(jīng)過信號(hào)調(diào)理電路和低通濾波路轉(zhuǎn)換為合適的電壓信號(hào)送AD73360進(jìn)行A/D轉(zhuǎn)換，存儲(chǔ)到SOPC系統(tǒng)的數(shù)據(jù)存儲(chǔ)模塊，再送到信號(hào)處理模塊進(jìn)行FFT傅里葉變換，再通過相關(guān)運(yùn)算得到諧波電壓和諧波電流數(shù)據(jù)、最后通過以太網(wǎng)模塊將這些數(shù)據(jù)按照IEC 61850 電網(wǎng)通信標(biāo)準(zhǔn)進(jìn)行打包發(fā)送處理。

2 設(shè)計(jì)方案

2.1 AD73360數(shù)據(jù)采集控制模塊設(shè)計(jì)

數(shù)據(jù)采集模塊由互感器、信號(hào)調(diào)理電路和AD73360芯片組成。本系統(tǒng)三相電壓信號(hào)采用單端輸入方式，三相電流信號(hào)采用差分輸入方式。AD73360芯片采用3.3 V工作電壓，輸入電流設(shè)置在10 mA，輸入電壓設(shè)置在700 mV左右。

AD73360利用FPGA內(nèi)部鎖相環(huán)PLL得到AD73360的串行時(shí)鐘。它的六路輸入通道可被分為三對(duì)，以分別對(duì)應(yīng)電力系統(tǒng)中的三相。該芯片可以8 kHz、16 kHz、32 kHz、64 kHz的采樣速率同時(shí)進(jìn)行六通道的信號(hào)采樣。AD73360可滿足裝置對(duì)高速采樣的要求。16位數(shù)據(jù)在AD73360中通過SDI端口送至串行寄存器，轉(zhuǎn)換后數(shù)據(jù)在SCLK控制下以串行方式由SDI端口送到FPGA內(nèi)部的AD73360采集控制模塊進(jìn)行串并轉(zhuǎn)換，得到16位并行數(shù)據(jù)。SDIFS和SDOFS分別作為信號(hào)寫入與轉(zhuǎn)后數(shù)據(jù)輸出的配置信號(hào)直接相連。

2.2 信號(hào)處理模塊設(shè)計(jì)

電能質(zhì)量監(jiān)測(cè)主要是對(duì)電能質(zhì)量各參數(shù)進(jìn)行實(shí)時(shí)監(jiān)測(cè)和記錄，其功能流程為：把電網(wǎng)中的電壓、電流經(jīng)過PT、CT變成-5～+5 V的電壓信號(hào)、1～2 mA的電流信號(hào)，預(yù)處理后進(jìn)行采樣，對(duì)采樣值進(jìn)行數(shù)據(jù)處理，處理結(jié)果可以存儲(chǔ)在數(shù)據(jù)存儲(chǔ)單元，也可以通過通信模塊與計(jì)算機(jī)終端進(jìn)行通信，根據(jù)需要控制且查看處理結(jié)果。該系統(tǒng)處理諧波數(shù)據(jù)時(shí)，采用時(shí)域抽取基DIT方式的FFT算法。傳統(tǒng)基2算法的蝶形圖中輸入采用的是按碼位顛倒順序排放的，輸出是自然順序。同一位置不同級(jí)的蝶形輸入數(shù)據(jù)的位置不固定，難以實(shí)現(xiàn)循環(huán)控制，用FPGA編程時(shí)難以并行實(shí)現(xiàn)，通過對(duì)傳統(tǒng)的基2蝶形圖分析，調(diào)整其旋轉(zhuǎn)因子的位置，使得各級(jí)蝶形圖一致，可以實(shí)現(xiàn)循環(huán)控制。

2.3 以太網(wǎng)控制模塊設(shè)計(jì)

參考文獻(xiàn)：

[1] 孫浩，袁惠梅，楊鈞友，等.基于AD73360的多功能網(wǎng)絡(luò)電能表設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2009，(3).