傅文淵，凌朝東

（1.華僑大學 信息科學與工程學院，福建 廈門 361021；2.廈門市專用集成電路系統(tǒng)重點實驗室，福建 廈門 361008）

CMOS全差分跨導運算放大器的建模與設計

傅文淵1，2，凌朝東1，2

（1.華僑大學 信息科學與工程學院，福建 廈門 361021；2.廈門市專用集成電路系統(tǒng)重點實驗室，福建 廈門 361008）

研究帶增益自舉結(jié)構的高速、高增益跨導運算放大器，并對增益自舉運放建立數(shù)學模型和進行Matlab仿真驗證.將設計的運算放大器應用于12bit 100MSPS模數(shù)轉(zhuǎn)換器（ADC）中，可得到輔助運放的帶寬的最佳設計.仿真結(jié)果表明：添加輔助運放后，可以達到106dB的增益，增加了55dB；添加輔助運放后的主極點較之前大大減小，次主極點略有減小，但輔助運放的添加并不會影響運放使用時的速度.

運算放大器；全差分跨導；增益自舉；模數(shù)轉(zhuǎn)換器；互補金屬氧化物半導體

在高速、高精度流水線型模數(shù)轉(zhuǎn)換器中，模擬信號經(jīng)采樣保持后得到的信號將經(jīng)過多級流水線級進行處理.每個流水線級的輸入信號經(jīng)過Flash模數(shù)轉(zhuǎn)換器（ADC）得到對應的數(shù)字碼，而其中無法被分辨的殘余信號被本級放大后再輸出到下一級進行處理［1］，得到殘差信號并將其放大的電路即為殘差放大器（MDAC）.殘差放大器是以運放為基礎搭建的開關電容放大器，其精度和速度直接影響到整個流水線ADC的速度和精度.為滿足高精度，要求運算放大器必須具有非常高的開環(huán)增益，傾向于選擇多級結(jié)構和長溝道器件［2］；為了實現(xiàn)高速，要求運算放大器具有大的單位增益帶寬，而單級運放結(jié)構和短溝道器件是能夠滿足的［3］.然而，兩者不可避免會產(chǎn)生沖突，解決問題的關鍵是尋找一種滿足要求的折衷結(jié)構.增益自舉技術大大增加了輸出阻抗以提高運放增益［4］，但并不增加額外的共源共柵器件，不會影響主運放的輸出擺幅、單位增益帶寬.基于增益自舉結(jié)構的運算放大器［5］利用輔助運放來提高增益，且不會影響運放的輸出共模范圍和速度，適用于高速、高精度模數(shù)轉(zhuǎn)換器.本文基于12bit 100MSPS模數(shù)轉(zhuǎn)換器，設計全差分跨導運算放大器，并對增益自舉運放建立數(shù)學模型和Matlab仿真驗證.

1 增益自舉運放

采用增益自舉運算放大器結(jié)構，其頻率響應特性近似為單極點系統(tǒng)，并能實現(xiàn)高增益、大帶寬和快速建立時間，如圖1所示.該運算放大器由一個套筒式共柵共源主運放和兩個輔助運放構成.

M1的工作像一個反饋電阻，檢測輸出電流并把電流轉(zhuǎn)換為電壓；然后，將電壓經(jīng)輔助放大器A1通過M2的柵端反饋到輸出電流上，以此減小M2漏極電壓的變化對Vx的影響，從而使輸出電流更加穩(wěn)定，得到更高的輸出阻抗.

設輔助運放直流增益為Aadd，根據(jù)電流－電壓反饋原理，電路的輸出阻抗增大了Aadd倍.因此，主運放的套筒式共柵共源結(jié)構加上輔助運放后，其運放的直流增益增大為

圖1 增益自舉運放結(jié)構圖Fig.1 Structure of gain－boost operational amplifier

2 運放系統(tǒng)的建模

2.1 輔助放大器

在增益自舉技術中，輔助運放A1的添加會影響主運放的性能，因此需要分析兩者的關系，使整體運放達到最好的指標.考慮整體運放的開環(huán)特性，為簡單計，設輔助運放為單極點系統(tǒng)，其傳輸函數(shù)為

此時，增益自舉運放的增益可以表示為

式（3）中：gm1為輸入管 M1管跨導；CL為負載電容；Rout（s）是頻率的函數(shù).Rout（s）的表示式為

式（4）中：gm2為 M2管跨導；rds1與rds2分別為 M1與 M2管的輸出阻抗.將式（4）代入式（3），可得到

把式（2）代入式（5）并化簡，可得到總的開環(huán)增益為

從式（6）可以看到，增益自舉運放存在一個左半平面零點，其值等于輔助運放的單位增益帶寬（WGB），即ωZ＝Aaddω1＝WGBadd.由式（6）可以推導出其主極點和次主極點分別為

式（8）中：第1項為輔助運放的單位增益帶寬；第2項為沒有添加增益自舉技術時主運放的主極點.當次主極點的第1項遠大于第2項時，第2個極點p1≈Aaddω1≈ωZ.由此可以看出，輔助運放對整體運放產(chǎn)生了位置很相近的一個零極點對.

進一步考慮其閉環(huán)特性.在首級殘差放大器中，運算放大器處于反饋系數(shù)為β的閉環(huán)結(jié)構中.此時，閉環(huán)傳輸函數(shù)可表示為

當滿足上述要求時，輔助運放的頻率特性對整個放大器的頻率特性沒有太大的影響.增益自舉的單位增益帶寬主要由主運放的單位增益帶寬決定，可表示為

2.2 Matlab仿真

針對輔助運算放大器的主極點，編寫Matlab程序，得出輔助運放的主極點和整體運放的建立時間、峰值電壓和峰值時間的關系圖，如圖2所示.由圖2可知，當輔助運放的主極點增大時，運放的峰值時間將減少，且減少趨勢逐步降低；在300～750MHz時，峰值時間變化最小.同時，運放的峰值電壓隨著輔助運放主極點增大而增加.

在320～890MHz之間，運放的建立時間隨著輔助運放主極點的增加而減少，但變化幅度較少（低于0.003 7%）.因此，可以得出輔助運放的主極點在320～890MHz之間變化時，對增益自舉運算放大器的建立時間影響不大，而在220～230MHz之間，運放建立時間減少1ns，變化幅度較為劇烈（10%）.此時，輔助運放的主極點將對整體運放產(chǎn)生遲滯作用，增大整體運放的建立時間.由此得到設計時在滿足式（13）條件的基礎上，輔助運算放大器的單位增益帶寬不需太大，可以得到功耗和速度的優(yōu)化.

除了考慮輔助運放的頻域、時域特性外，還必須考慮到其對整體運放共模輸入范圍和輸出擺幅的影響［6-7］.輔助運算放大器采用折疊型共柵共源運放結(jié)構，不會影響整體運放的輸出擺幅.由于兩個輔助輸入共模電平的不同，其輸入管分別為PMOS管和NMOS管.圖3是輸入對管為NMOS管的輔助運放A1.圖3中，A2也同為折疊式共柵共源運放，只是輸入對管類型不同.

圖2 輔助運放主極點的Matlab仿真Fig.2 Matlab simulition of auxiliary operational amplifier dominant pole

圖3 輔助運放結(jié)構 Fig.3 Structure for auxiliary operational amplifier

2.3 HSPICE仿真結(jié)果

運放仿真性能指標：開環(huán)增益為102dB；單位增益帶寬為1.95GHz；相位裕度為62°；建立時間為4.8ns；負載電容為3.5pF；供電電源為3.3V.在有、無增益自舉結(jié)構情況下，套筒運放在添加增益自舉結(jié)構前后的幅頻特性和相頻特性，如圖4所示.圖4中：A為振幅增益；φ為相位裕度；f為頻率.

圖4 套筒運放在添加增益自舉結(jié)構前后的幅頻／相頻特性對比Fig.4 Contrast to the character of amplitude and phase when added to cascade operational amplifier

從圖4中可知，仿真結(jié)果和理論研究基本相符.在未加增益自舉結(jié)構時，運放僅能達到51dB的增益；添加輔助運放后，可以達到106dB的增益，滿足首級MDAC對運放增益的要求.

在圖4中還可以看到，添加輔助運放后的主極點較之前大大減小，次主極點略有減小.這是由于輔助運放的添加增大了該點的寄生電容.但是，由于增益的提高，運放的單位增益帶寬及相位裕度在兩種情況下基本不變，證明輔助運放的添加并不會影響運放使用時的速度.

3 結(jié)束語

系統(tǒng)分析了在Pipeline ADC設計中增益自舉結(jié)構的跨導運算放大器特性，揭示了輔助運算放大器對整體運算放大器帶寬影響的數(shù)學機理，對模數(shù)混合信號電路設計者有較大的參考價值.

［1］GALTON S E.A digitally enhanced 1.8－V 15－bit 40－MSample／s CMOS Pipelined ADC［J］.IEEE Journal of Solid－State Circuits，2004，39（12）：2126－2138.

［2］QUINN P J，VAN ROERMUND A H M.Design and optimization of multi－bit front－end stage and scaled back－end stages of pipelined ADCs［J］.IEEE ISCAS，2005，40（3）：1964－1967.

［3］BULT K，GEELEN G J G M.A fast－settling CMOS op amp for SC circuits with 90－dB DC gain［J］.IEEE Journal of Solid－State Circuits，1990，25（6）：1379－1384.

［4］LOTFI R，TAHERZADEH－SANI M，AZIZI M Y，et al.Systematic design for power minimization of pipelined analog－to－digital converters［C］∥International Conference on Computer Aided Design.San Jose：［s.n.］，2003：371－374.

［5］CHOKSI O，CARLEY R L.Analysis of switched－capacitor common－mode feedback circuit［J］.IEEE Transactions on Circuit and Systems（Ⅱ）：Analog and Digital Signal Processing，2003，50（12）：：906－917.

［6］GRAY P R.Analysis and design of analog integrated circuits［M］.New York：Wiley，2000.

［7］凌朝東，黃群峰，張艷紅，等.腦電信號提取專用電極芯片的設計［J］.華僑大學學報：自然科學版，2007，28（3）：260－263.

Design and Modeling of a CMOS Fully Differential Transconductance Operational Amplifier

FU Wen－yuan1，2，LING Chao－dong1，2

（1.College of Information Science and Engineering，Huaqiao University，Xiamen 361021，China；2.Key Laboratory of ASIC and System of Xiamen，Xiamen 361008，China）

Research of high－speed and high－gain transconductance amplifier with the structure of gain－boost，the mathematical modeling and Matlab simulation is presented for gain－boost operational amplifier.Designed operational amplifier is used in 12bit 100MSPSADC，and the optimal design on the auxiliary amplifier bandwidth can be obtained.Simulation results show that gain is 106dB which increses of 55dB if an auxiliary operational amplifier is added.Besides，if we the auxiliary operational，dominant pole is greatly reduced and non－dominant pole slightly decreases，but the addition of auxiliary amplifier does not affect the speed of the operational amplifier.

operational amplifier；fully differential transconductance；gain－boosting；analog to digital converter；complementary metal－oxide－semiconductor

錢筠 英文審校：吳逢鐵）

TP 722.770.2

A

1000－5013（2012）01－0023－04

2011－01－13

傅文淵（1983－），男，助教，主要從事信號處理和混合信號電路的研究.E－mail：fwy＠hqu.edu.cn.

國家自然科學基金資助項目 （60772164）；福建省自然科學基金資助項目（T0850005）