蔡志剛，王曉晗，魏建中

（工業(yè)和信息化部電子第五研究所，廣東 廣州 510610）

0 引言

直接數(shù)字頻率合成器 （DDS或DDFS：Direct Digital Synthesizer或Direct Digital Frequency Synthesizer）采用了一種從相位概念出發(fā)直接合成所需波形的合成原理[1]，這種新的合成原理預先將波形各相位與幅值的對應關(guān)系儲存在高速存儲器中，形成一種固化的波形表。理論上可以儲存任意形狀的波形，常見的波形為正弦波、三角波等，工作時利用高速存儲器作查尋表，然后通過集成高速數(shù)模轉(zhuǎn)換器 （DAC：Digital Analog Converter）、 低通濾波器輸出已經(jīng)用數(shù)字形式存入的波形。近十幾年間，隨著微電子技術(shù)的迅速發(fā)展，DDS器件得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的姣姣者。其優(yōu)點體現(xiàn)在相對帶寬寬、頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號以及多種調(diào)制信號、可編程和全數(shù)字化、控制靈活方便等方面，并具有極高的性價比，是實現(xiàn)設(shè)備全數(shù)字化的關(guān)鍵核心器件，是國家重大專項研發(fā)器件。

1 概況

DDS器件內(nèi)部既包含數(shù)字部分，也包含模擬部分，屬于單片混合信號集成電路。一般而言，內(nèi)部有模擬鎖相環(huán) （PLL：Phase-locked Loop）、輸入輸出 （I/O）接口、寄存器、頻率累加器、相位累加器、高速靜態(tài)存儲器 （SRAM）、數(shù)/模轉(zhuǎn)換器（DAC）和超高速比較器等模塊，對測試系統(tǒng)的速度、精度要求特別高，測試比較困難。另外，DDS器件的測試參數(shù)眾多，部分參數(shù)屬于射頻 （RF：Radio Frequency）參數(shù)范疇，如無雜散動態(tài)范圍（SFDR： Spurious Free Dynamic Range）、 相位噪聲（PN：Phase Noise），自動化測試難度大、實現(xiàn)成本高。

2 DDS器件測試

2.1 DDS器件對外接口特點分析

DDS器件對外信號接口包括時鐘輸入接口、控制信號輸入接口、SPI協(xié)議接口以及DAC與低通濾波器輸出接口。另外，器件在工作與測試中還有一些外圍電路的支持等。

a）時鐘輸入接口

DDS器件支持多種系統(tǒng)時鐘產(chǎn)生方式，主要有差分/單端直接輸入、片內(nèi)振蕩器輸出和PLL輸出。GM495X器件的不同時鐘產(chǎn)生方式主要由外部的CLK_MODE_SEL管腳結(jié)合內(nèi)部寄存器CFR1[4]和CFR2[7:3]聯(lián)合控制。

b） SPI接口

通常DDS器件與微控制器/微處理器或其它外部設(shè)備的接口方式都是以SPI協(xié)議接口為甚礎(chǔ)，用戶可以通過該接口對GM495X內(nèi)部的所有寄存器進行讀寫。在讀寫過程中，可以方便地選擇數(shù)據(jù)最高位在前或者是最低位在前兩種不同的操作方式。SDIO接口既可以作為單向輸入也可以作為雙向的輸入輸出接口。

c）DAC輸出接口

DDS器件內(nèi)部集成的DAC直接決定了DDS器件輸出的波形質(zhì)量。GM495X內(nèi)部集成的DAC有兩個特點：1）精度高，其內(nèi)部DAC為14位精度的電流型DAC；2）其輸出采用差分形式，這種輸出形式有效地降低了輸出信號的共模噪聲，提高了輸出信噪比。

2.2 DDS器件功能測試方法研究

a）時鐘配置方法研究

時鐘信號采用測試系統(tǒng)模擬輸入的辦法，可以采用差分輸入，也可能采用非差分輸入的方法。相應的控制腳為CLK_MODE_SEL，相應的內(nèi)部控制寄存器為CFR1與CFR2。兩個寄存器與控制腳應滿足一定的關(guān)系。圖1是一個測試系統(tǒng)實際配置的輸入時鐘波形示例，圖中CLK_MODE_SEL腳為低，/REFCLK腳為20 MHz的方波，時鐘經(jīng)過內(nèi)部倍頻后 （倍頻系數(shù)由CFR2[7:3]設(shè)定），達到400 MHz，即系統(tǒng)時鐘為400 MHz。

圖1 測試系統(tǒng)配置的時鐘波形圖

b）SPI口讀寫測試驗證

在配置的過程中，還可以選擇數(shù)據(jù)輸入的最高位優(yōu)先和最低位優(yōu)先兩種輸入形式。通過SPI口對每一個寄存器的配置分為兩個階段：命令傳輸階段和數(shù)據(jù)傳輸階段。

下面是測試系統(tǒng)配置內(nèi)部寄存器的一個例子，如圖2所示。

圖2 SPI口配置寄存器示意圖

圖2中，采用二線模式對寄存器進行操作，即SDIO作為輸入輸出，分時復用。

c）DAC輸出波形的功能驗證

從應用功能上看，DDS器件有多種工作模式和多種省電模式。工作模式最簡單的是單頻點模式，還有跳頻模式和各種掃頻模式，如直接轉(zhuǎn)換模式、上斜坡模式、雙向斜變模式、連續(xù)雙向斜變模式和連續(xù)循環(huán)模式，以及相位調(diào)制功能。DDS器件省電模式有軟件控制模式、快速喚醒模式、全睡眠模式等。最終的DAC輸出是器件是否具有正常功能的關(guān)鍵判斷依據(jù)。圖3是測試系統(tǒng)測試過程中的一個實例圖。

圖3 ATE機臺的實測試輸出圖

2.3 DDS器件參數(shù)測試

DDS的參數(shù)分為幾類：1）數(shù)字電路部分，含輸入高低電平測試、輸出高低電平測試、輸入漏電測試、建立保持時間測試以及輸出延時測試、輸出上升下降時間等；2）模擬電路部分，含微分非線性度 （DNL：Differential Non-Linearity）、 積分非線性度 （INL：Integral Non-Linearity）以及零點誤差（OE： Offset Error）、 增益誤差 （GE： Gain Error，）等；3）RF參數(shù)部分，含無雜散動態(tài)范圍 （SFDR：Spurious Free Dynamic Range）、 相位噪聲 （PN：Phase Noise）等，還有一些其它參數(shù)，如多芯片同步步長、DAC輸出電流、輸入端電容和功耗等。

2.3.1 SFDR、PN的測試參數(shù)的實現(xiàn)方法

對于一個靜止、穩(wěn)定、連續(xù)的信號，SFDR、PN可以用專業(yè)的儀器進行測試與分析。對于DDS器件，其內(nèi)部含有多個模塊，數(shù)模混合，器件需要在特定的時序下才會有正確的輸出。整個配置、輸出、測試與分析過程是一個高速動態(tài)的過程，僅僅用頻頻分析儀之類的分立儀表無法進行測試。

93000 測試系統(tǒng)的優(yōu)勢在于對數(shù)字邏輯信號的處理，但無法象頻譜分析儀一樣對射頻信號進行測試與分析。DDS射頻信號的測試需要采用技術(shù)手段，將93000測試系統(tǒng)與頻譜分析儀融合在一起才能完成測試。

a）硬件聯(lián)接

首先，為了保證各硬件互相之間能正確地識別，必須給不同的硬件分配唯一的硬件地址。其次，應將各硬件的GPIB接口通過GPIB線聯(lián)接起來，確保各GPIB設(shè)備處于同一網(wǎng)絡(luò)中。

b）軟件編程

GPIB接口軟件編程可采用C++語言進行。編程中應注意按以下幾點進行：1）搜索指定地址的硬件；2）向指定的地址發(fā)送指令，確保指定地址對應的硬件初始化；3）調(diào)用GM495X的功能測試向量，通過測試系統(tǒng)加載后，保證DAC有正確的輸出；4）向指定的地址發(fā)送指令，確保指定地址對應的硬件對DAC輸出波形進行采用并處理；5）獲取數(shù)據(jù)處理結(jié)果并返回。

2.3.2 DAC靜態(tài)參數(shù)測試

DNL、INL、OE、GE是DAC的靜態(tài)指標，與速度無關(guān)，只能在靜態(tài)條件下進行測量。

DDS器件一般只通過DAC輸出正弦波余弦波，按照現(xiàn)行國家標準與國家軍用標準[2]，測試DNL、INL、OE、GE時，需要對器件進行比較特殊的配置，使之輸出三角波或鋸齒波，隨后進行相應的軟件計算，分析出相應的技術(shù)指標數(shù)值。

由于有軟件程序的運行時間不一致，當完成采樣并數(shù)字化后，得到的波形可能是一個起始時間不定的波形；從總體上看，可能是不完整的三角波，也可能是大于一個周期的三角波，如圖4所示。這種波形不能直接用于數(shù)據(jù)分析與處理，必須通過軟件編程提取單調(diào)區(qū)間的數(shù)據(jù)，如圖5所示的波形數(shù)據(jù)，才可能進行后續(xù)的參數(shù)分析處理。

圖4 實測GM495X三角波輸出波形

圖5 提取的斜波波形

2.3.3 頻率響應時間、相位響應時間、幅度響應時間的測試方法

a）參數(shù)特點分析

以頻率響應時間為例，它是指從 “I/O UPDATE”信號觸發(fā)開始到DAC輸出信號頻率發(fā)生改變的時間間隔。

b）頻域內(nèi)的測試方法分析

采用頻域內(nèi)的測試方法，當頻率發(fā)生改變時，比較容易判斷，但是從信號輸入到測試結(jié)果輸出，儀器的測試總時間至少都是毫秒級，但DDS器件的更新時間一般在幾十個納秒左右，很顯然這種方法對頻率的改變判斷雖然準確，但反應時間過長，實際測試過程中可實現(xiàn)性差。

c）時域內(nèi)的測試方法分析

在時域范圍內(nèi)準備判斷頻率的改變值的確比較困難，但是判斷頻率的改變卻是非常直觀，是一種具有可行性的測試方法。圖6是寄存器更新到頻率改變 （從10 MHz變?yōu)?60 MHz）的延時時間的實測圖。圖7是寄存器更新到相位發(fā)生改變的延時時間的實測圖。

圖6 頻率更新延時圖

圖7 相位更新延時圖

3 其它

3.1 測試中的注意事項

a）GM495X內(nèi)部DAC的設(shè)計最大輸出電流為15 mA，在實際的使用中，為了使輸出波形有比較好的無雜散動態(tài)范圍，一般會配置適當?shù)耐鈬娮枋馆敵鲭娏鳛?0 mA左右。DAC輸出電壓范圍應為AVDD-0.5～+0.5 V，如果超出了這個范圍，會造成DAC的輸出失真，甚至還會損壞內(nèi)部的DAC電路，所以在測試DDS器件時，需要關(guān)注其外圍電阻。

b）配置到GM495X寄存器的數(shù)據(jù)信號在內(nèi)部與SYNC_CLK管腳的時鐘信號是同步的，所以用于指示數(shù)據(jù)更新的I_O_UPDATE腳的輸入信號也需要與SYNC_CLK腳的時鐘信號同步。而SYNC_CLK腳的時鐘信號是通過對系統(tǒng)時鐘進行4分頻產(chǎn)生的。雖然對I_O_UPDATE腳的輸入信號沒有占空比的要求，但是要求I_O_UPDATE腳的輸入信號其高電平寬度必須大于一個SYNC_CLK腳的時鐘信號周期。

c）在讀寫操作的過程中，CS和IOSYNC兩個管腳的信號必須保持為低。還需要注意的是，當進行讀操作時，在讀入命令傳輸階段最后一個比特的時鐘周期的下降沿就已經(jīng)開始輸出數(shù)據(jù)，此時如果使用兩線模式，請務必在此時保證外部對SDIO腳的輸入呈現(xiàn)高阻態(tài)，防止因出現(xiàn)SDIO腳的輸出電平與外部電路的輸入電平相反的情況而燒毀器件。

d）從現(xiàn)有、已經(jīng)測試過的DDS產(chǎn)品來看，要注意復位RESET信號與信號之間的時序，否則第一次SPI讀寫就可能出錯。

e）外部聯(lián)接的頻譜儀的反應時間應比較快，這樣會節(jié)省ATE測試時的整個測試時間。

f）本文只討論了DDS器件RF參數(shù)測試在ATE機臺上的實現(xiàn)方法，RF參數(shù)測試準確性與測試板的設(shè)計和外圍電源及信號質(zhì)量的相關(guān)性比較大，在測試過程中應特別關(guān)注。

[1]BRANDON D，KORNBLUM J.多通道頻率合成器應用得益于精密頻率合成技術(shù) [J].中國集成電路，2006，88（9）： 76-80.

[2]SJ/T 10818-1996，半導體集成非線性電路數(shù)字/模擬轉(zhuǎn)換器和模擬/數(shù)字轉(zhuǎn)換器測試方法的基本原理 [S].