盧大成，肖振宇，張昌明，金德鵬

(清華大學 電子工程系，北京100084)

0 引言

60 GHz毫米波無線通信可提供Gbps量級的通信速率，具有巨大的發(fā)展前景，其在高速傳感器網絡領域中也受到越來越廣泛的關注［1］。由于60 GHz通信極高的數(shù)據(jù)速率，為緩解A/D轉換器(ADC)的實現(xiàn)壓力，降低系統(tǒng)的復雜度，在設計全數(shù)字接收機時需要盡量減少采樣速率，因此，采用2倍符號，速率采樣可以視為最合理的方案。

另一方面，為利用已有的信號處理芯片以實現(xiàn)實時信號處理，在系統(tǒng)實現(xiàn)時需采用并行處理結構，而為降低實現(xiàn)復雜度和減少硬件消耗資源，需采用較少的并行路數(shù)。

定時同步是通信系統(tǒng)設計中的關鍵部分，本文將研究適合于60 GHz毫米波通信的低復雜度的定時同步方案。傳統(tǒng)的高速全數(shù)字并行定時同步主要是基于反饋方式而得以實現(xiàn)［2，3］，即先在現(xiàn)場可編程門陣列(field-programming gate array，F(xiàn)PGA)內計算定時相位誤差，然后將其反饋到模擬時鐘源并調整ADC采樣頻率。但當時鐘源頻率極高時(如2 GHz)，ADC采樣調整難度極高。因此，對Gbps量級超高速并行定時同步設計，傳統(tǒng)的反饋方式不再適用，而前饋方式更具有可行性。

傳統(tǒng)的串行前饋定時同步通過時鐘脈沖調整實現(xiàn)時鐘頻率同步，其中，時鐘脈沖調整步長為ADC采樣間隔。不過，這種方法不能直接用于并行前饋式定時同步;否則，時鐘脈沖步長將是采樣間隔的數(shù)倍(與采用的并行路數(shù)有關)。

文獻［5］采用Gardner定時同步給出一種并行前饋式方案，不過其在FPGA內數(shù)控振蕩器(numerically controlled oscillator，NCO)模塊的工作時鐘頻率必須達到并行碼元速率的兩倍以上，因此，在ADC采樣速率過高且并行路數(shù)較小時無法采用。

本文提出一種基于兩倍過采樣的先入先出(first input first output，F(xiàn)IFO)隊列控制式并行前饋定時同步方案。本方案通過FIFO寄存器讀寫操作調整將采樣級同步(高頻段同步)轉換成符號級同步(低頻段同步)，且將定時誤差經過一段時間累積并達到一定程度后才進行時鐘脈沖調整。

然后，在Matlab Simulink平臺上將提出的時鐘頻率調整方案與相關波形分析法結合搭建完整定時同步系統(tǒng)，通過仿真分析驗證了提出的并行定時同步方案的可行性。

1 系統(tǒng)結構

1.1 60 GHz單載波系統(tǒng)傳輸幀結構

目前，在60 GHz毫米波通信方面有幾個國際標準，其中，本文采用IEEE 802.11ad標準單載波系統(tǒng)的傳輸幀結構［6］，并將碼元速率設定于 1 GHz。

圖1為該標準給出的有效數(shù)據(jù)幀結構。數(shù)據(jù)幀采用塊傳輸方式，每一個數(shù)據(jù)塊包含448個負載碼元，并在數(shù)據(jù)塊中間插入長度為64的Golay序列作保護間隔，可以利用于載波跟蹤、定時跟蹤、頻域均衡、幀同步等。

圖1 IEEE 802.11ad單載波系統(tǒng)幀結構Fig 1 Frame structure of IEEE 802.11ad single carrier system

1.2 并行定時同步系統(tǒng)整體結構

圖2為所設計的并行定時同步方案的整體結構，輸入信號為1 GHz碼元速率的QPSK零中頻信號，ADC采樣速率為2 GHz，采用的并行路數(shù)為4。采樣信號通過串/并轉換器和匹配濾波器輸入到相關器模塊，在此模塊用相關波形分析方法計算定時誤差，并據(jù)此輸出判決控制信號。

圖2 并行定時同步整體結構Fig 2 Overall structure of parallel timing synchronization

判決控制與插值模塊按照相關器模塊發(fā)出的控制信號進行判決和插值，其結果輸入到FIFO控制模塊。FIFO控制模塊輸出并行碼元數(shù)據(jù)的同時輸出時鐘切換信號，最終時鐘控制模塊輸出同步時鐘。

2 定時同步原理

2.1 定時捕獲

定時捕獲即在一個碼元內的幾個采樣點中找出離最佳判決點最近的采樣點。IEEE 802.11ad標準為突發(fā)性數(shù)據(jù)傳輸方式，因此，同步進入時間要求盡量要短。為此，在數(shù)據(jù)幀內插入相關序列(Golay序列)實現(xiàn)定時捕獲，其操作過程類似于擴頻通信中的PN碼捕獲，且相關序列的捕獲和定時捕獲直接關聯(lián)。

2.1.1 相關序列的捕獲

本文采用滑動相關法實現(xiàn)相關序列的捕獲［7］，即每輸入一個采樣點后計算輸入數(shù)據(jù)和本地相關序列之間的相關值。圖3為在兩倍過采樣下相關峰附近的幾個相關點的形狀(無定時誤差時與本地時鐘的相關函數(shù))。

圖3 兩倍過采樣時的相關函數(shù)Fig 3 Correlation function on twice-oversampling

當滿足以下條件時認定為捕獲到相關峰

其中，將定時誤差定義為式(6)所示，其將用于后續(xù)的插值運算

2.1.2 相關序列捕獲的并行算法

因采用4路并行模式，相關值計算模塊每次計算4個相關值并將結果輸入到相關值寄存器。相關值寄存器為由8個寄存單元組成的移位寄存器，每次輸入4個相關值的同時將4個寄存單元的內容(5～8號)移動至另外4個寄存器單元(1～4號)。其中，相關峰的出現(xiàn)由5個相關點判定，在8個寄存單元中相關峰可能出現(xiàn)的位置為3號、4號、5號及6號，如圖4所示。

圖4 在相關值寄存器內相關峰的出現(xiàn)位置Fig 4 Location of correlation peak in correlation value register

本地時鐘和發(fā)射端時鐘之間無頻偏時，相關峰的位置在此4個寄存單元中的某一個位置停留。如果本地時鐘頻率比發(fā)射時鐘頻率高，則相關峰的位置隨著時間的推移向后移動(3號→4號→5號→6號→3號)。如果本地時鐘頻率比發(fā)射端時鐘頻率慢，則其向前移動(6號→5號→4號→3號→6號)。根據(jù)相關峰的位置變化可以判斷出本地時鐘的快慢(Early或Late)并輸出判決控制信號。

2.1.3 主采樣點的選擇

由于ADC采樣率為碼元速率的2倍，因此，每個碼元對應有2個采樣點。定時恢復模塊的任務是在此2個采樣點中選擇一個離最佳判決點最近的采樣點(將它叫做主采樣點，另一個采樣點叫做次采樣點)，并進行插值而最終恢復碼元。

因采用的并行路數(shù)為4，每次有4個采樣點輸入到解調器，而在此4個采樣點中主采樣點的位置是隨機的，即是1號和3號或是2號和4號。1號和3為主采樣點時在相關寄存器內相關峰出現(xiàn)的位置為3號或5號，而2號和4號為主采樣點時相關峰的位置為4號或6號。按照此原理捕獲到相關峰就可以選擇出主采樣點，然后根據(jù)定時誤差結果進行插值。

2.2 定時跟蹤

因收發(fā)端時鐘頻率不同，為保持同步在接收端需要進行時鐘調整操作。為此，在反饋式時鐘同步系統(tǒng)中通過反饋環(huán)路不斷地調整ADC采樣速率。在串行前饋式時鐘同步系統(tǒng)由時鐘脈沖挑選(分頻倍數(shù)的調整)的方法來實現(xiàn)時鐘頻率同步，且此時脈沖調整步長為采樣周期(圖5(a))。但此方法無法應用在并行結構，因為在并行結構其運算時鐘步長不再是采樣周期而是其數(shù)倍(跟并行路數(shù)有關)。

為了在并行同步結構實現(xiàn)時鐘頻率調整而引入如下方法。圖5(b)為將串行時鐘頻率調整原理應用在并行結構的方法。為便于論述對每次輸入的4個采樣點給予編號，并將主采樣點用“1”來表示而次采樣點用“0”來表示。

圖5 在串行與并行結構時鐘頻率同步過程Fig 5 Timing frequency synchronization process in serial and parallel structure

判決控制模塊在穩(wěn)定狀態(tài)時每次輸出2個判決點(跟“1”對應的主采樣點，圖5中的粗線)。本地時鐘比發(fā)射時鐘慢時(Late狀態(tài))不但要對主采樣點的位置進行調整(圖5中上方塊部分)，而且到某一時刻要多輸出1個判決點(圖5中下方塊部分)，但此時“一個碼元對一個判決點”的原則仍然不變。按同樣的原理，本地時鐘比發(fā)射時鐘快時(Early狀態(tài))不斷調整主采樣點位置的同時到某一時刻少輸出1個判決點。此“某一時刻”為在相關值寄存器中相關峰位置的跳變時刻。

在插值模塊根據(jù)不同的定時誤差用Farrow插值濾波器進行插值。將插值之后的判決數(shù)據(jù)寫入到FIFO寄存器，與此同時從FIFO寄存器讀出數(shù)據(jù)。

該寄存器為由16個寄存單元(1～16號)組成的循環(huán)寄存器，其讀寫操作由讀寫地址指針變量來控制。寫入操作從9號開始，則讀出操作從1號開始，即讀寫地址之間存在大小為8的差距。

無時鐘頻偏時，每次寫入的數(shù)據(jù)和讀出的數(shù)據(jù)同為4個，此后，讀寫地址指針變量以同樣大小增長，這樣讀寫地址之間可保持固定的差距。

存在時鐘頻偏時寫入的數(shù)據(jù)個數(shù)不再是固定不變，而是到某個時刻就增加或減少一次，即5個(本地時鐘滯后時)或3個(本地時鐘超前時)。結果讀寫地址之間的差距隨時變大或隨時變小，本地時鐘超前時到某一時刻此差距變?yōu)?(向寫入方向計算)，本地時鐘滯后時則變?yōu)?2。此時將去除一個讀出脈沖而少讀一次，或插入一個讀出脈沖而多讀出一次。這樣讀寫地址之間的差距恢復到原來的8，即讀寫之間保持平衡，這就類似于在串行結構下的時鐘頻率同步過程。圖6為本地時鐘滯后狀態(tài)時該操作過程的示意圖。

圖6 本地時鐘滯后時讀出時鐘的調整Fig 6 Adjustment of reading clock in the case of late

3 仿真結果

圖7為在Matlab Simulink仿真平臺下采用本文設計的同步方案的誤碼性能結果，其中，調制方式為QPSK，采樣率為2 GHz，碼元速率為1 GHz，碼元時鐘頻偏為40×10-6，信道模型為AGWN，并行路數(shù)為4，且假定載波偏差為零并無信道失真。

圖7 并行定時同步系統(tǒng)的誤碼性能Fig 7 Error code performance of parallel timing synchronization system

圖7的結果表明:所設計的并行定時同步系統(tǒng)具有良好的誤碼性能，其性能損失約為0.7 dB。由于利用Golay序列的相關特性，只要接收到第一個Golay序列就可以進入到同步位，同步系統(tǒng)的魯棒性很高甚至在超低信噪比的條件下(SNR為-5 dB)也能迅速捕獲和保持同步。

4 結論

本文設計了基于兩倍過采樣的60 GHz通信系統(tǒng)全數(shù)字解調器的并行定時同步方案。

包括利用相關特性計算定時誤差的方法，利用相關值寄存器迅速找出判決點的方法，以及利用FIFO模塊產生出同步時鐘和同步碼元的方法，解決了在超高速并行處理系統(tǒng)中遇到的碼元時鐘頻率調整問題。本文提出的方案對碼元速率高且復雜度受限的60 GHz系統(tǒng)具有較強的應用價值，可以應用到其它系統(tǒng)的高速并行定時同步。

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