王 斌,許偉杰
(中國科學院聲學研究所(上海研究站),上海200032)
聲納設備一般由換能器(信號轉(zhuǎn)換、收發(fā)設備)、信號處理主機(DSP等)和顯示控制分機(簡稱顯控臺)三部分構成。顯控臺和主機之間的通信非常重要[1]。
顯控臺和主機之間的通信距離較遠,對通信的可靠性和安全性要求高,但是對通信速度要求不高。所以通信方式可以選擇串口通信協(xié)議RS232[2]。
顯控臺上諸多的旋鈕、開關以及指示燈、數(shù)碼管等設備需要豐富的外圍接口。這些接口之間具有復雜的邏輯關系。選用FPGA作為顯控臺主芯片可以滿足這些要求。以ALTERA公司的CycloneⅡ開發(fā)板為例,其主芯片EP2C8Q208C最多可提供182個用戶I/O口,可以滿足外圍接口要求[3]。在ALTERA公司提供的硬件開發(fā)環(huán)境Quartus和片上系統(tǒng)開發(fā)環(huán)境SoPC下,可以非常方便地進行控制模塊的開發(fā)。也可以構建NIOSⅡ處理器,以及配置NIOS系統(tǒng)自帶的硬核,如串口通信模塊UART、儲存模塊 Serial Flash等[4]。
本文利用FPGA芯片設計了一套顯示控制分機系統(tǒng),并且以聲納訓練靶為應用背景編制了串口通信協(xié)議。
SoPC Builder是ALTERA公司提供的片上系統(tǒng)(SoC)開發(fā)工具,它可以配合QuartusII完成FPGA芯片的CPU以及外圍設備的配置工作。
在SoPC Builder的開發(fā)環(huán)境下,選擇ALTERA公司開發(fā)的32位RISC處理器NIOSⅡ。標準型的處理器NIOSⅡ/s可以運行在100 MHz的系統(tǒng)時鐘下,運算速度超過50 DMIPS[2]。再構建配套的數(shù)據(jù)存儲器SDRAM、程序存儲器Serial Flash、系統(tǒng)地址管理器(System ID Peripheral)、編程調(diào)試接口(JTAG_UART)以及數(shù)碼管(SEG)、顯示和旋鈕(KNOB)、按鍵(KEYS)等 PIO 接口。
對UART的控制主要通過編程寄存器來實現(xiàn)[2]。根據(jù)UART的寄存器結構,在SoPC對應的軟件開發(fā)環(huán)境NIOSⅡIDE下建立C語言的結構體UART_ST,代碼如下:
聲納設備有兩種工作狀態(tài)——設置和工作。在這兩種狀態(tài)下,顯控臺與主機的通信方式有三種,分別如圖1~3所示。
圖1 設置狀態(tài)下NIOSⅡ處理器與顯控臺通信
圖2 設置狀態(tài)下NIOSⅡ處理器通過UART與主機(DSP)通信
圖3 工作狀態(tài)NIOSⅡ處理器通過UART與主機(DSP)通信
在聲納設備工作之前,操作員在顯控臺要完成開機與參數(shù)設置等動作。此時,開關等外圍設備會觸發(fā)處理器的中斷處理程序,完成參數(shù)設置和顯示。這些參數(shù)不僅要在顯控臺顯示,還得通過UART發(fā)送到主機(DSP),作為主機信號處理運算的某些參數(shù)。因為是通過串口發(fā)送,所以這些數(shù)據(jù)要進行適當?shù)姆指钆c編碼,并加上地址信息等。
在主機(DSP)接收到開始工作的指令后,主機會把處理過程中或者處理后的數(shù)據(jù)通過UART發(fā)送到顯控臺,方便操作員實時了解設備的工作狀態(tài)和工作結果。
NIOSⅡIDE是ALTERA公司開發(fā)套件中用來進行嵌入式開發(fā)的平臺。所有軟件開發(fā)任務都可以在NIOSⅡIDE下完成,包括編輯、編譯和調(diào)試程序。它支持C/C++語言編程,可以根據(jù)SoPC建立的SoC,生成相應 makefile,在編譯時,又可以根據(jù)makefile生成系統(tǒng)頭文件system.h,從而把軟硬件隔離開來[5]。
在NIOSⅡIDE下用C語言開發(fā)通信協(xié)議較為方便。由于RS232每幀數(shù)據(jù)有效數(shù)據(jù)位為8 bit,所以將unsigned char作為協(xié)議中的基本數(shù)據(jù)類型。在庫文件中,這種數(shù)據(jù)類型被定義為alt_u8。指令的前4位為0,后4位為指令內(nèi)容。數(shù)據(jù)前4位為數(shù)據(jù)的地址信息,后4位為數(shù)據(jù)內(nèi)容。
顯控臺與主機所有通信數(shù)據(jù)和指令分為三種:(1)顯控臺處理器發(fā)送到主機(DSP)的指令,取值范圍為0x00~0x0f。典型的如0x00為開始工作指令,0x0f為停止工作指令,0x01~0x07為通信檢查指令。(2)顯控臺處理器發(fā)送到主機(DSP)的數(shù)據(jù),取值范圍為 0x1x~0xfx。典型的如0x9x和0xax,分別為多普勒頻移的低4位數(shù)據(jù)和高4位數(shù)據(jù)。(3)主機(DSP)發(fā)送到顯控臺處理器的數(shù)據(jù),取值范圍為0x0x~0xfx。典型的如0x5x噪聲級別。
根據(jù)以上分析,以聲納訓練靶為例,設計C語言程序??驁D如圖4所示。
NIOSⅡ嵌入式編程可以直接調(diào)用ALTERA的庫函數(shù)進行操作。例如對PIO的操作函數(shù):IOWR_ALTERA_AVALON_PIO_DATA(BASE,DATA)(寫 IO 函數(shù)),IOWR_ALTERA_AVALON_PIO_DATA(BASE,DATA)(讀 IO 函 數(shù))。也可以構建硬件寄存器的結構,例如UART_ST這樣的結構,通過對結構實例化的操作,同樣可以方便地編程。本設計中結合了這兩種編程的優(yōu)勢,對于結構復雜,操作要求簡單的硬件,采用庫函數(shù)的操作方法,如Flash;對結構較為簡單、操作較為細化的硬件,采用寄存器結構化的操作方法,如UART。
圖4 程序框圖
本文利用FPGA芯片構建了聲納設備的顯示控制分機。基于ALTERA公司的 NIOSⅡ嵌入式處理器,建立了片上系統(tǒng),實現(xiàn)了顯示控制分機和主機(DSP)之間的RS232通信協(xié)議。在以EP2C8Q208C為主芯片的FPGA開發(fā)板上,實現(xiàn)了硬件系統(tǒng)的構建和軟件編程以及下載。此顯示控制分機應用在一體化聲靶中,工作穩(wěn)定可靠。由于片上系統(tǒng)構建的靈活性,所以這種顯示控制方案在聲納設備中具有很好的可擴展性,便于維護和升級。
[1]蔣均齊.魚雷聲靶技術研究[D].長沙:國防科技大學,2006:8-9.
[2]李金力,劉文怡,彭旭峰.基于 FPGA的 RS232異步串行口 IP 核設計[J].電子設計工程,2009,17(8):31-35.
[3]Altera Corporation.Cyclone II Device Handbook[S].2007(1):12-34.
[4]張新喜,許軍,楊雨迎,等.基于 SoPC技術的戰(zhàn)車綜合顯控終端設計[J].火力與指揮控制,2008,33(增刊):109-112.
[5]洪勝峰.基于嵌入式技術的軍用車輛車載顯控終端的研制[D].青島:中國海洋大學,2007:25-26.