蔣偉

（無錫工藝職業(yè)技術學院 江蘇 無錫 214206）

隨著人們生活水平的提高，公路上的私家車輛也增多了，但隨之帶來的問題就是交通事故發(fā)生率居高不下，嚴重危害著人們的生命安全。文中就如何預防交通事故發(fā)生，研究設計一種響應迅速、高可靠性并且經(jīng)濟實用的汽車防撞報警設備。該設備在設計過程中的關鍵任務是利用置于汽車車頭左右兩端的雙路通道高速采集激光雷達回波信號[1]并對其進行實時存儲和處理，進而快速測量自身交通工具與障礙物之間的距離及相對速度。

1 系統(tǒng)概述

對用于高速公路中的雷達系統(tǒng)而言，考慮到開車的速度比較快，對于一些突發(fā)事件無法立刻做出響應，因此就要求設計的防撞雷達探測距離盡量長些，可讓駕駛員提前做好安全準備工作，因此這種高速公路防撞系統(tǒng)一般選用激光探測法。采用激光測距的汽車防撞系統(tǒng)結構圖，如圖1所示。

圖1 系統(tǒng)框圖Fig.1 System diagram

2 硬件總體設計原理及框圖

對于激光雷達回波信號經(jīng)過光電器件轉換后形成的電信號，其信號頻率高，脈沖寬度相對比較窄，信號幅度低，背景噪音大，如果是選用低速的數(shù)據(jù)采集系統(tǒng)進行數(shù)據(jù)采集的話，那么將會存在數(shù)據(jù)精度不高的不足，所以必須采用高采樣率、高分辨率的數(shù)據(jù)采集系統(tǒng)。系統(tǒng)總體原理框圖如圖2所示。

圖2 系統(tǒng)總體原理框圖Fig.2 Overall system block diagram

該系統(tǒng)的主要信號流程：由激光傳感器獲得的2路激光雷達回波信號先通過緩沖放大等前端調理后，同時送到AD轉換電路進行模數(shù)轉換，然后可以同時被中央邏輯控制模塊FPGA來采集，這樣相對于用DSP的分時采集來說，極大的提高了速度。FPGA一方面完成對A/D的采樣控制，另一方面與DSP的EMIF接口形成傳輸通道，完成了AD與DSP之間的數(shù)據(jù)傳輸任務，避免了ADC直接與DSP通信，降低了對大量的數(shù)據(jù)傳輸?shù)膲毫Α?/p>

2.1 前端信號調理電路

2.1.1 前端放大電路

從傳感器中輸出的信號必須經(jīng)過調理才能夠有效地進行數(shù)據(jù)采集，為了達到最高的測量精度，應該使被測信號的電壓變化范圍放大至ADC最大量程附近，所以需要將傳感器出來的小信號通過前端放大電路線性放大成適合系統(tǒng)的的電信號。在本系統(tǒng)中主要選用了AD公司生產(chǎn)的AD8062低成本的運放模塊來實現(xiàn)的，如圖3所示。

圖3 前端放大電路Fig.3 Front-end amplifier

2.1.2 前端差分電路

為了消除偶次諧波分量，抑制共模噪聲源，起到系統(tǒng)抗干擾的效果，本系統(tǒng)的AD轉換電路采用差分輸入的形式，而信號經(jīng)過放大電路后得到的是單端信號，所以，必須要將前端的輸入單端信號轉化為差分信號。本設計選用了ADI公司生產(chǎn)的AD8620驅動芯片構成差分驅動電路，其具體電路設計如圖4所示。

圖4 單端轉差分電路Fig.4 Differential driver

2.2 AD轉化電路

在數(shù)據(jù)采集系統(tǒng)中AD是比較重要的環(huán)節(jié)，主要完成對激光回波信號的采集工作，而采樣時鐘信號可以由FPGA電路內部的時鐘模塊來提供。ADI公司的AD9481，可以采用差分輸入，采樣率達到250 MSPS，并且采用250 M的PECL標準的時鐘信號，為此在設計中為產(chǎn)生該差分時鐘信號，考慮選用MC100LVEL16的時鐘芯片。AD9481的數(shù)字輸出屬于并行接口，有16位的數(shù)據(jù)流，對于這么高速的數(shù)據(jù)與存儲會出現(xiàn)競爭冒險，使系統(tǒng)不穩(wěn)定，因此在設計時AD與FPGA的輸出端之間串接了一個100 Ω的電阻，可以消除出現(xiàn)在0～1之間的毛刺與高速數(shù)據(jù)線之間的干擾，具體的AD硬件原理如圖5所示。

圖5 AD硬件接線圖Fig.5 AD hardware wiring diagram

2.3 數(shù)據(jù)處理部分硬件電路

本系統(tǒng)數(shù)據(jù)處理部分由FPGA和DSP兩個部分來完成。根據(jù)前一級AD電路的信號輸出時序進行VHDL編程，來實現(xiàn)同時對兩路AD輸出的數(shù)字信號的采集，將數(shù)據(jù)輸入到FIFO模塊中，然后通過EMIF總線將數(shù)據(jù)快速傳輸?shù)紻SP里進行相關算法的運算。

2.3.1 FPGA電路

FPGA采用硬件編程實現(xiàn)復雜的邏輯功能，不僅能夠對采集到的大批量數(shù)據(jù)流進行預處理，而且作為整個控制系統(tǒng)的核心部分，提供系統(tǒng)所需的時鐘信號，保證數(shù)據(jù)的有序采集，而且作為數(shù)據(jù)傳輸?shù)募~帶，保證了AD與DSP進行數(shù)據(jù)傳輸。結合采樣存儲傳輸?shù)裙δ蹻PGA的模塊主要分為4個部分：時鐘管理模塊、A/D控制模塊、FIFO緩存模塊、與DSP的EMIF接口模塊：

1）時鐘管理模塊，該部分主要是產(chǎn)生系統(tǒng)所需的各模塊的時鐘信號，本系統(tǒng)采用ISE軟件自帶的DCM模塊來實現(xiàn)。

2）A/D控制器：根據(jù)當前選擇的采樣模式為A/D提供相應的控制信號以使A/D正常工作；并通過AD電路的信號輸出時序將AD輸出的數(shù)字信號進行采集。

3）FIFO緩存模塊：主要實現(xiàn)將高速采集到的數(shù)據(jù)緩存到FIFO中。當緩存滿時，F(xiàn)IFO的滿標志（full）向DSP申請中斷，DSP相應中斷后采用DMA傳輸方式把采樣數(shù)據(jù)讀到內存中進行數(shù)據(jù)實時處理。

4）與 DSP的 EMIF接口模塊：DSP通過 EMIF接口與FPGA內部的RAM連接，實現(xiàn)了將FPGA中緩存的數(shù)據(jù)與DSP進行高速傳輸?shù)淖饔谩?/p>

2.3.2 DSP與FPGA的接口設計

本系統(tǒng)在設計[2]中DSP主要是通過C6713器件的外部存儲器接口EMIF[3]與FPGA進行數(shù)據(jù)通信。外部存儲器接口（EMIF）是TMS DSP器件上的一種接口。一般來說，EMIF可實現(xiàn)DSP與不同類型存儲器（SRAM、Flash RAM、DDR-RAM等）的連接。用EMIF與FPGA相連，從而使FPGA平臺充當一個協(xié)同處理器、高速數(shù)據(jù)處理器或高速數(shù)據(jù)傳輸接口。

其EMIF的總線接口圖如圖6所示。

圖6 EMIF總線接口Fig.6 EMIF bus interface

在完成對EMIF的DSP配置后，接下來就是實現(xiàn)EMIF接口的FPGA配置工作，保證FPGA中的數(shù)據(jù)正常的讀入到DSP中。在FPGA中配置EMIF接口的連接圖如圖7所示。

圖7 FPGA中DSP的接口設計Fig.7 Interface design of FPGA and DSP

該模塊是DSP與FPGA進行通信的接口模塊。通過該模塊，DSP可以實現(xiàn)向FPGA傳輸控制信號，F(xiàn)PGA也可以通過該模塊將FIFO中的數(shù)據(jù)傳給 DSP。CE、WE、RE、OE為 DSP輸入的使能信號，CLK為FPGA提供內部時鐘，CLKOUT2是EMIF的輸出時鐘，為DSP與FPGA通信提供時鐘頻率，DSP_Addr（19：0）為 DSP 的輸入地址，DSP_DataBus（31：0）為DSP的數(shù)據(jù)總線。FPGA根據(jù)讀使能信號OE與片選信號CE的輸入邏輯來判斷EMIF是進行讀操作還是寫操作。當DSP通過EMIF讀取數(shù)據(jù)時，F(xiàn)PGA中的數(shù)據(jù)從dpram_data（31：O）輸入，由 DSP_DataBus（31：0）管腳傳送給 DSP；若寫數(shù)據(jù)，將 DSP_DataBus（31：0）傳來的數(shù)據(jù)從 dout（31：0）送入 FPGA。

2.4 人機交互模塊

人機交互模塊分為按鍵電路和LCD顯示電路。限于篇幅，本文僅介紹LCD電路。

LCD顯示部分我們采用真空熒光顯示點陣式VFD屏，其優(yōu)點是能高亮度發(fā)光。由于我們選擇的屏是5 V供電，所以由DSP過來的3.3 V的信號線需要經(jīng)過74LVC4245轉化為5 V，再與VFD屏的控制器接口相連，LCD控制器接口如圖8所示。

3 軟件設計

本系統(tǒng)軟件主要由DSP和FPGA組成[5]。其中DSP由系統(tǒng)初始化部分；系統(tǒng)功能模塊的EMIF模塊，F(xiàn)LASH模塊和SDRAM模塊組成以及人機交互模塊組成。而FPGA設計則由FIFO[4]模塊以及DCM模塊組成，軟件總體模塊框圖如圖9所示。

圖8 LCD接口電路原理圖Fig.8 LCD connection diagram

圖9 軟件總體功能框圖Fig.9 Functional block diagram of software

在整個系統(tǒng)中，DSP芯片負責DSP系統(tǒng)初始化部分和系統(tǒng)功能模塊兩個部分[6]。其中DSP系統(tǒng)初始化部分包括DSP引導程序，DSP芯片中各硬件寄存器的設置，以及EDMA，定時中斷等寄存器的設置。而系統(tǒng)功能模塊中，包括FLASH模塊和SDRAM模塊，由于本系統(tǒng)中DSP需要處理的數(shù)據(jù)容量比較大，自身的存儲容量不夠，所以一些數(shù)據(jù)需要存儲于FLASH中，而在運行過程中，很多數(shù)據(jù)的處理也要在SDRAM中進行；而DSP EMIF模塊主要用來連接FPGA，F(xiàn)LASH和SDRAM。

FPGA邏輯設計部分包括了AD邏輯設計，DCM邏輯設計以及FIFO模塊的邏輯設計。這塊功能設計的主要目的是利用FPGA的硬件邏輯模塊，同時進行2路高速AD數(shù)據(jù)的采集，并將數(shù)據(jù)放至由ISE軟件的IP core生成的FIFO中，最后由FIFO再通過由與EMIF相對應的邏輯接口將數(shù)據(jù)傳輸?shù)紻SP中。而整個邏輯設計過程中，其時鐘均由DCM模塊來產(chǎn)生，DCM模塊可以由ISE軟件的IP core來生成，可以通過IP core生成系統(tǒng)需要的時鐘頻率，有延時少，抖動小等優(yōu)點。

最后人機交互程序主要是包括LCD模塊以及鍵盤模塊。其中LCD來對數(shù)據(jù)進行顯示，而鍵盤模塊來對系統(tǒng)的各個參數(shù)進行設定。

4 結束語

文中在對目前高速數(shù)據(jù)采集系統(tǒng)的發(fā)展狀況、FPGA可編程控制器件和DSP數(shù)字信號處理系統(tǒng)的深入研究的基礎上，采用了高速ADC+FPGA+DSP的設計方案，設計了一款高速數(shù)據(jù)采集系統(tǒng)，能夠用于高速行駛的汽車防撞報警設備中，實時檢測目標汽車與障礙物之間的距離，及時提醒駕駛員要提高警惕，注意安全駕駛。

[1]張云鵬.激光雷達的高速數(shù)據(jù)采集系統(tǒng)設計[J].計算機測量與控制，2006，14（2）:265-267.

ZHANG Yun-peng.High speed data acquisition system designed for lidar[J].Computer Measurement&Control，2006，14（2）:265-267.

[2]田耘，徐文波.Xinlinx FPGA開發(fā)實用教程[M].北京:清華大學出版社，2008.

[3]美國德州儀器公司著.TMS320C6000系列DSP的CPU與外設[M].卞紅雨，等譯.北京:清華大學出版社，2007.

[4]褚振勇.FPGA設計及應用[M].西安:西安電子科技大學出版社，2004.

[5]廖日坤.CPLD／FPGA嵌入式應用開發(fā)技術白金手冊[M].北京:中國電力出版社，2005.

[6]江思敏，劉暢.TMS320C6000DSP應用開發(fā)教程[M].北京:機械工業(yè)出版社，2005.