朱 勤， 錢 敏， 楊翠軍， 朱 靜

（①蘇州大學(xué) 電子信息學(xué)院微電子系，江蘇 蘇州 215006；②蘇州工業(yè)職業(yè)技術(shù)學(xué)院，江蘇 蘇州 215104）

0 引言

目前，現(xiàn)場可編程門陣列（FPGA，F(xiàn)ield－Programmable Gate Array）的應(yīng)用已十分普遍，在EDA技術(shù)中擔(dān)當(dāng)重要角色。基于FPGA的可編程片上系統(tǒng)（SOC/SOPC，System on Programmable Chip）設(shè)計(jì)功能日益強(qiáng)大，開發(fā)周期短、可重復(fù)編程等優(yōu)點(diǎn)越來越明顯；軟硬件設(shè)計(jì)之間的界限由于硬件描述語言（HDL，Hardware Description Language）的出現(xiàn)被打破，數(shù)字系統(tǒng)硬件設(shè)計(jì)用軟件的方法來實(shí)現(xiàn)，使設(shè)計(jì)靈活、修改方便，成為推動EDA技術(shù)發(fā)展的關(guān)鍵因素[1-3]。

串行通信具有傳輸線少、成本低、可靠性高等優(yōu)點(diǎn)，所以系統(tǒng)間短距離通信常采用RS-232接口方式?；?VHDL設(shè)計(jì)的異步串行通信控制器（UART，Universal Asynchronous Receiver Transmitter）IP 核（Intellectual Property，知識產(chǎn)權(quán)），可靈活地移植進(jìn)FPGA中，用于實(shí)現(xiàn)該接口。相比于UART專用芯片，此方法使電路簡化，印刷電路板面積縮小，成本降低，系統(tǒng)可靠性提高[4]。

1 UART原理

UART控制器是計(jì)算機(jī)串行通信系統(tǒng)中廣泛使用的接口，包含了RS-232、RS-422、RS-485等串口。其工作原理是將傳輸數(shù)據(jù)的每個(gè)字符編碼一位接著一位地傳輸，傳輸過程由波特率時(shí)鐘控制。如圖 1所示，其中各位的意義如下。

起始位：發(fā)出一個(gè)低電平信號，表示傳輸字符開始。

數(shù)據(jù)位：起始位后緊接著數(shù)據(jù)位，其位數(shù)常見的有7、8位構(gòu)成一個(gè)字符，由時(shí)鐘控制從最低位開始傳送。

趙婧：現(xiàn)在越來越多的年輕人欣賞真實(shí)，喜歡真實(shí)記錄的東西，不喜歡演的東西。他們覺得好的內(nèi)容、真實(shí)的東西可以引發(fā)自己對生活的細(xì)思細(xì)想。好的文化綜藝作品，要讓年輕人在探索世界、汲取知識的同時(shí)“遇見”自己，要讓他們看了之后更熱愛生活，這應(yīng)該是今后文化綜藝進(jìn)一步探索時(shí)瞄準(zhǔn)的方向。

停止位：可以是1位、1.5位、2位的高電平，是一個(gè)數(shù)據(jù)幀的結(jié)束標(biāo)志。

一個(gè)讀操作在 IIR上將會讀取最高優(yōu)先級的中斷，而其他中斷要等待最高優(yōu)先級的中斷響應(yīng)之后才予以查詢。當(dāng)最高優(yōu)先級的中斷響應(yīng)后，響應(yīng)記錄也要消除，當(dāng)下一次讀 IIR時(shí)就會讀到下一優(yōu)先級的中斷了。中斷狀態(tài)機(jī)如圖5所示。

2 UART設(shè)計(jì)

2.1 UART設(shè)計(jì)框圖

（4）MODEM模塊

在UART中，共有10個(gè)寄存器，有8個(gè)寄存器可以被CPU訪問，需片選和地址線的配合。接收移位寄存器RSR通過DATAIN線接收數(shù)據(jù)，當(dāng)RSR裝滿后，數(shù)據(jù)壓入到接收緩沖寄存器RBR，完成輸入串并轉(zhuǎn)換，然后通過 UP總線接口把數(shù)據(jù)讀取出來；發(fā)送過程是通過 UP總線接口把數(shù)據(jù)送入發(fā)送緩沖寄存器THR，一次性輸入之后，當(dāng)發(fā)送移位寄存器 TSR內(nèi)容為空時(shí)，把數(shù)據(jù)送入 TSR，由 TSR再通過DATAOUT線發(fā)送出去，完成輸出并串轉(zhuǎn)換；整個(gè)數(shù)據(jù)輸入輸出的過程需要一個(gè)控制波特率的時(shí)鐘來實(shí)現(xiàn)。幀格式通過寄存器LCR進(jìn)行配置，接收和發(fā)送的狀態(tài)儲存在LSR中。

2.2 系統(tǒng)各模塊設(shè)計(jì)

（1）發(fā)送模塊

奇偶校驗(yàn)位：數(shù)據(jù)位加上這一位后，使得“1”的位數(shù)為偶數(shù)或奇數(shù)，以此來校驗(yàn)數(shù)據(jù)傳送的正確性。

串行發(fā)送器模塊的功能是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流之前加入起始位0，之后加入奇偶校驗(yàn)位1或0，最后加停止位1。組成的11位串行數(shù)據(jù)幀（起始位+數(shù)據(jù)位+奇偶校驗(yàn)位+停止位）以內(nèi)部時(shí)鐘CLK16X的1/16的速率送出。一個(gè)數(shù)據(jù)幀在傳送的同時(shí)THR也在寫入數(shù)據(jù)，當(dāng)一幀送完后，下一幀立即開始傳送，當(dāng)沒有數(shù)據(jù)傳輸時(shí)輸出端SOUT保持高電平。整個(gè)過程采用了有限狀態(tài)機(jī)來設(shè)計(jì)。發(fā)送狀態(tài)機(jī)如圖3所示。

當(dāng)UART由復(fù)位管腳MR復(fù)位后，發(fā)送狀態(tài)機(jī)復(fù)位到START狀態(tài)，等待開始位的插入，這要等到THR中有數(shù)據(jù)移入，一旦開始位移出SOUT，狀態(tài)機(jī)就切換到SHIFT狀態(tài)。在SHIFT狀態(tài)下，等待有效數(shù)據(jù)位移出，當(dāng)有效數(shù)據(jù)位全部移出，狀態(tài)機(jī)切換到PARITY狀態(tài)（奇偶校驗(yàn)使能，否則切換到停止位狀態(tài)）。在PARITY狀態(tài)下，最后的數(shù)據(jù)位仍處在傳輸中，傳輸結(jié)束后，狀態(tài)機(jī)插入奇偶校驗(yàn)位，之后，狀態(tài)機(jī)就立刻切換到停止位狀態(tài)。

自由民主的出現(xiàn)與自由和平等的理想聯(lián)系在一起，這些理想似乎是不言自明和不可逆轉(zhuǎn)的。但這些理想遠(yuǎn)比我們認(rèn)為的脆弱。它們在20世紀(jì)的成功取決于獨(dú)特的技術(shù)條件，而這種技術(shù)條件有可能是暫時(shí)性的。

所有試驗(yàn)數(shù)據(jù)運(yùn)用Microsoft Excel 2010進(jìn)行分析處理；采用SPSS 18.0統(tǒng)計(jì)軟件中的單因素方差分析法（One-way ANOVA）比較各個(gè)處理間的差異，顯著性水平為0.05。

無論停止位是否配置為1b還是1.5b或2b，狀態(tài)機(jī)都會切換到STOP_1b狀態(tài)，等待一個(gè)波特率的時(shí)鐘周期，然后插入停止位。對停止位為1b，狀態(tài)機(jī)切換到START狀態(tài)然后等待另一幀的START位；對停止位為1.5b，狀態(tài)機(jī)切換到STOP_1.5b狀態(tài)，這個(gè)狀態(tài)是0.5b數(shù)據(jù)和1.5b長度停止位，狀態(tài)機(jī)等待半個(gè)時(shí)鐘波特率周期后再切換到START狀態(tài)；對停止位為2b，狀態(tài)機(jī)切換到STOP_2b狀態(tài)，在此狀態(tài)時(shí)第一個(gè)停止位處于傳輸狀態(tài)，等待一個(gè)時(shí)鐘周期，插入另一個(gè)停止位，切換到START狀態(tài)。

（2）接收模塊

網(wǎng)址：http://www.chinamet.cn E-mail：yjfx@analysis.org.cn

串行接收器的功能是將接收的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，開始位在至少8個(gè)CLK16X時(shí)鐘內(nèi)檢測到低電平，認(rèn)為開始位有效。一旦一個(gè)START位在8個(gè)CLK16X時(shí)鐘內(nèi)正確接收，則數(shù)據(jù)位和奇偶校驗(yàn)位每 16個(gè) CLK16X時(shí)鐘采樣一次。如果一個(gè)START位在16個(gè)CLK16X時(shí)鐘內(nèi)正確接收，則后面的位在位的中間采樣。當(dāng)發(fā)生任何的線路錯(cuò)誤，如Overrun error, Parity error, Framing error, Break等，LSR將會顯示接收幀錯(cuò)誤。接收狀態(tài)機(jī)如圖4所示。

當(dāng)UART由復(fù)位管腳MR復(fù)位后，接收狀態(tài)機(jī)復(fù)位到IDLE狀態(tài)。等待SIN管腳由高到低，一旦判定是一個(gè)可用的開始位，狀態(tài)機(jī)切換到SHIFT狀態(tài)。在SHIFT狀態(tài)下，16個(gè)CLK16X時(shí)鐘讀取一位，并將它們移入RSR，當(dāng)最后一位讀入后，狀態(tài)機(jī)切換到PARITY狀態(tài)。PARITY狀態(tài)中等待16個(gè)CLK16X后采樣，讀取到奇偶校驗(yàn)位后狀態(tài)機(jī)轉(zhuǎn)到STOP狀態(tài)。無論停止位是1b，1.5b還是2b，狀態(tài)機(jī)都等待16個(gè)CLK16X時(shí)鐘并采樣停止位，當(dāng)讀到邏輯高電平，即采到停止位，之后狀態(tài)機(jī)就自動切換到IDLE狀態(tài)。

（3）中斷仲裁模塊

當(dāng)UART由復(fù)位管腳MR復(fù)位后，中斷狀態(tài)機(jī)復(fù)位到IDLE狀態(tài)。在該狀態(tài)等待使能中斷的條件，當(dāng)條件匹配時(shí)，狀態(tài)機(jī)就會切換到中斷狀態(tài)的最高優(yōu)先級。當(dāng)最高、第二、第三、最低優(yōu)先級的中斷發(fā)生時(shí)，狀態(tài)機(jī)分別依次切換到INT0、INT1、INT2、INT3狀態(tài)，直到如圖5上所示的寄存器被訪問讀取。只要IER中斷響應(yīng)的使能位和中斷條件匹配，中斷就會持續(xù)發(fā)生。

空閑位：處于高電平表示當(dāng)前線路上沒有數(shù)據(jù)傳送。若空閑位后出現(xiàn)低電平，則表示下一數(shù)據(jù)幀的起始位[5-7]。

UART將中斷申請分為4個(gè)優(yōu)先級，這樣可減少外部對內(nèi)部的查詢。按中斷優(yōu)先級排序?yàn)椋航邮站€路狀態(tài)；接收數(shù)據(jù)準(zhǔn)備完備；THR清空；MODEM狀態(tài)。

接收器從 SIN（串入）端口接收異步串行數(shù)據(jù)并執(zhí)行串并轉(zhuǎn)換。發(fā)送器從CPU接收8位的并行數(shù)據(jù)并執(zhí)行并串轉(zhuǎn)換。為了同步異步串行數(shù)據(jù)并保證數(shù)據(jù)的完整性，采用了標(biāo)準(zhǔn)異步通信格式，且發(fā)送器和接收器共用一個(gè) CLK16X時(shí)鐘，該時(shí)鐘是UART接口時(shí)鐘的16倍，可從外部的輸入時(shí)鐘直接得到。UART的原理框圖如圖2所示。

選取2017年1月~2017年12月期間來我院接受治療的60例心肌梗塞患者,按年齡分為年輕組(年齡≤40歲)和對照組(年齡>40歲),年輕組患者有30例,其中男22例,女8例,對照組患者有30例,其中男18例,女12例。所選患者都符合WHO公布的心肌梗塞診斷標(biāo)準(zhǔn),并都進(jìn)行了冠狀動脈造影檢查。

MODEM模塊用來和外部的UART設(shè)備通信，主要通過兩個(gè)寄存器MCR和MSR進(jìn)行。外部管腳輸入信號改變MSR，通過微處理器接口讀出。MCR用來控制DTRN和RTSN的輸出，MCR的配置通過外部微處理器接口輸入。還可監(jiān)視外部輸入信號DCDn、CTSn、DSRn、Rin。

傳統(tǒng)建筑承載了村民的居住習(xí)慣。堂屋是傳統(tǒng)農(nóng)村建筑的核心，起居功能皆環(huán)繞堂屋發(fā)生。而新農(nóng)村建設(shè)帶來的“高大建筑”“平直馬路”令傳統(tǒng)建筑的特色與所處環(huán)境消失殆盡。隨著農(nóng)村生活條件的好轉(zhuǎn)，越來越多的自建房取代傳統(tǒng)的建筑。自建房多數(shù)采用城市住宅的空間構(gòu)成方式，以客廳為生活中心；傳統(tǒng)的起居軌跡漸漸消失，年輕人開始對一些傳統(tǒng)的設(shè)施和用具感到莫名。

3 模塊功能仿真

系統(tǒng)功能和時(shí)序仿真是EDA設(shè)計(jì)的必經(jīng)步驟。圖6是接收數(shù)據(jù)的仿真圖形，可以看出接收端SIN上的數(shù)據(jù)序列為“01110000101”（數(shù)據(jù)位由低到高讀?。鹗嘉弧?”后為數(shù)據(jù)位“10000111”，緊接著奇偶校驗(yàn)位“0”（設(shè)置為偶校驗(yàn)）和停止位“1”，數(shù)據(jù)依次串行輸入RSR中，RSR裝滿后，數(shù)據(jù)再一次性壓入到RBR中，完成輸入串并轉(zhuǎn)換的過程。

圖7是發(fā)送數(shù)據(jù)的仿真圖形，可以看到THR中待發(fā)送數(shù)據(jù)為“10000111”，將待發(fā)送數(shù)據(jù)再加上起始位、奇偶校驗(yàn)位、停止位，并從最低位開始發(fā)送，則發(fā)送端SOUT的數(shù)據(jù)序列為“01110000101”（數(shù)據(jù)位由低到高排列）。數(shù)據(jù)接收和發(fā)送功能完全正確。

4 硬件實(shí)現(xiàn)

FPGA硬件驗(yàn)證是基于IP cores的嵌入式系統(tǒng)設(shè)計(jì)的手段和主要目的。設(shè)計(jì)中采用2種手段進(jìn)行了驗(yàn)證：

2.為了使課堂教學(xué)適應(yīng)現(xiàn)代外語教學(xué)電教化的特點(diǎn)和我國許多中小學(xué)已經(jīng)大量使用多媒體教學(xué)的現(xiàn)狀，教師在本課程中要堅(jiān)持使用多媒體課件和教學(xué)錄像進(jìn)行教學(xué)，并使之得到推廣。

1）單端發(fā)送測試，即FPGA系統(tǒng)設(shè)計(jì)成發(fā)送端，通過所嵌入的UART IP core向PC系統(tǒng)串口發(fā)送數(shù)據(jù)，PC端超級終端軟件通過PC中的UART接收數(shù)據(jù)并在屏幕上顯示出來；UART IP接口的傳輸格式為：8 bit數(shù)據(jù)、無校驗(yàn)位、1 bit停止位、波特率默認(rèn)為115200bps，為簡單起見，UART只用了RX、TX，沒有使用其它控制信號，所以超級終端的數(shù)據(jù)流控制選擇“無”。PC端通過com1_115200_8n_1n.ht來打開超級終端測試。超級終端的打開方法：開始-＞程序-＞附件-＞通信-＞超級終端。在打開超級終端時(shí)會提示設(shè)置UART的屬性。經(jīng)測試，數(shù)據(jù)傳輸正常。

2）回環(huán)測試，用于測試UART的RX、TX（收、發(fā)）是否正常，即PC端通過系統(tǒng)UART向FPGA系統(tǒng)發(fā)、收數(shù)據(jù)，F(xiàn)PGA系統(tǒng)通過嵌入式UART IP收、發(fā)數(shù)據(jù)。在做測試時(shí)用了收發(fā)測試軟件工具“串口大師”，傳輸波特率設(shè)為115200bps。在發(fā)送框內(nèi)輸入一個(gè)測試數(shù)據(jù)（如a5），按一下發(fā)送按鈕，就會馬上在接收框看到測試數(shù)據(jù)，經(jīng)測試，RX，TX都能夠正常工作?；丨h(huán)測試的結(jié)果如圖8所示。

專業(yè)綜合實(shí)訓(xùn)實(shí)驗(yàn)室是高校實(shí)驗(yàn)室的一個(gè)重要組成部分，通過專業(yè)綜合實(shí)訓(xùn)環(huán)節(jié)，將學(xué)生的創(chuàng)新能力的培養(yǎng)具體規(guī)范地納入實(shí)訓(xùn)教學(xué)計(jì)劃之中。建立各種系統(tǒng)的、操作性強(qiáng)、特色鮮明的大學(xué)生創(chuàng)新能力培養(yǎng)的實(shí)訓(xùn)體系，可以把創(chuàng)新能力培養(yǎng)貫穿于實(shí)訓(xùn)教學(xué)全過程。在實(shí)訓(xùn)過程中，培養(yǎng)學(xué)生的設(shè)計(jì)能力、創(chuàng)新能力、動手能力和跨專業(yè)的綜合應(yīng)用能力。系統(tǒng)從設(shè)計(jì)到實(shí)現(xiàn)需要多學(xué)科的結(jié)合及團(tuán)隊(duì)各成員的分工協(xié)作、共同努力,培養(yǎng)了學(xué)生的團(tuán)隊(duì)協(xié)作精神。另外構(gòu)筑開放式實(shí)訓(xùn)教學(xué)新體系，還可以為大學(xué)生各類科技競賽及創(chuàng)新創(chuàng)業(yè)訓(xùn)練，營造良好的科研環(huán)境、創(chuàng)新環(huán)境和創(chuàng)新氛圍。

圖8 硬件收發(fā)回環(huán)測試的軟件界面

5 結(jié)語

介紹了UART IP核在FPGA上的設(shè)計(jì)實(shí)現(xiàn)，并通過實(shí)際電路驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。該UART IP核完全采用HDL語言編寫，可以很大程度地減少電路板的使用面積，且移植性好、可重構(gòu)、可編程，能很好的應(yīng)用到SOC中去，具有很高的應(yīng)用價(jià)值。

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