郭名君，王康誼，姜華杰

（中北大學信息與通信工程學院 山西太原 030051）

0 引言

開掘隧道、采礦、修水庫等一些大型工程的施工中，需要使用大量裝有延時雷管的炸藥進行爆破。而為達到理想爆破效果，經(jīng)常是按預定的時間間隔和次序連續(xù)引爆，因此要求引爆裝置有很高的抗沖擊性和高精度定時。早期的爆破作業(yè)中，一般都是采用延時藥爆破作業(yè)，經(jīng)常使用大量裝有延時雷管的炸藥進行爆破，這種技術(shù)對沖擊過載不敏感，具有較高的作用可靠性，很少出現(xiàn)不發(fā)火現(xiàn)象，但是在精度上存在很大的誤差，普通毫秒延期導爆管雷管其平均誤差29.5%左右。

近年來，隨著電子技術(shù)的快速發(fā)展，美國、日本以及歐洲國家已經(jīng)開始采用集成化的電子定時技術(shù)來控制雷管的起爆時序，這就需要設(shè)計出一種既能滿足高抗沖擊性能和高精度的定時器，來提高延時雷管的起爆精度和作用可靠性。電子定時技術(shù)的關(guān)鍵環(huán)節(jié)是作為定時基準的振蕩器，而振蕩器中以晶體振蕩器精度較高，但是它的耐沖擊性差，受到連續(xù)的爆炸作用容易發(fā)生損壞。隨著電子技術(shù)發(fā)展的要求，定時器的小型化、模塊化、通用化的要求也越來越重要，F(xiàn)PGA可以很好地滿足這些要求。本文就是針對高抗沖擊性能和高精度的定時器，提出了一種基于FPGA的雙振蕩定時器的設(shè)計方法。

1 定時器設(shè)計原理

1.1 爆破環(huán)境分析

炸藥的種類多，主要分為起爆炸藥和主要炸藥兩類。起爆炸藥是一種爆炸速度極快的烈性炸藥，爆速可達2 000～8 000 m/s，用以制造雷管。主要炸藥是用來對巖石或其他介質(zhì)進行爆炸的炸藥，它的敏感性較低，要在起爆炸藥的強力沖擊下才能爆炸。爆炸時可以產(chǎn)生1 000～7 000 m/s的爆速。

爆破方法采用微差爆破。兩相鄰藥包或前后排藥包以毫秒的時間間隔（一般為15～75 ms）以此起爆，稱為微差起爆，也稱為毫秒爆破。優(yōu)點是當裝有同樣的藥量時可減震1/3～2/3左右，有很強的破碎效果。爆破時每個炸點在瞬間都會產(chǎn)生強烈的沖擊和超壓，根據(jù)測量，在距離炸點20 cm處的沖擊力加速度可以達到幾十萬g，壓力為30～70 MPa。如此惡劣的環(huán)境下就要求雷管有很高的起爆精度和作用可靠性，因此此定時器具有很高的研究意義。

1.2 基于FPGA的定時器設(shè)計原理

剛開始考慮的是用簡單的集成芯片設(shè)計定時器，這樣會用到5個計數(shù)芯片和1個鎖存器。當每個計數(shù)器直接連接，系統(tǒng)無法保證每次都是時鐘脈沖的上升沿（下降沿）跳變剛來時，輸入到計數(shù)器，這樣每個計數(shù)器至少就會產(chǎn)生半個周期的延時誤差。這樣設(shè)計很難滿足毫秒級別的定時器的要求，所以考慮到運用FPGA芯片，芯片的延時可以控制到ns級別，更為重要的是引入狀態(tài)機，可以更有效地保證系統(tǒng)的工作時序，保證合理的建立時間和保持時間。而實踐表明：有限狀態(tài)機（FSM）在執(zhí)行耗費時間和執(zhí)行時間的確定性的性能比較優(yōu)秀，可以利用很少的硬件資源就能有效地減少信號輸出的延時。Moore型狀態(tài)機的結(jié)構(gòu)如圖1所示。

圖1 Moore型有限狀態(tài)機的結(jié)構(gòu)

理論上此狀態(tài)機可以很好的工作，但在實際中會因為系統(tǒng)內(nèi)部輸入輸出信號的延時而產(chǎn)生毛刺，會影響最終輸出，因此利用D觸發(fā)器輸出解決此問題。

1.3 器件抗沖擊性驗證

當今的高精度定時技術(shù)都是以振蕩器電路作為時間基準的。在各種原理的振蕩器電路中，石英晶體振蕩器的精度高，頻率穩(wěn)定性也最好，是一種比較理想的時基振蕩器，但是晶體振蕩器耐沖性能力差。利用Hopkinson桿對EXO3和KSS兩種典型的晶振芯片進行測試，得到結(jié)果表明：當晶振受到的12萬g到35萬g范圍內(nèi)的加速度時，沒有經(jīng)過環(huán)氧樹脂灌封的晶振在19.0×104g以上加速度沖擊下就無法正常工作而失效；經(jīng)過環(huán)氧樹脂灌封的晶振，當受到垂直方向加速度沖擊大于19.0×104g時無法正常工作，但受到平行沖擊加速度的芯片在36.0×104g以上加速度沖擊下才會無法正常工作；而其他集成電路部分幾乎沒有損傷。分析結(jié)果發(fā)現(xiàn)失效的情形可分為以下兩種：一種是由于在高沖擊加速度下引出的檢測導線與晶振管腳連接處的焊點發(fā)生脫落造成的，晶振無法載入電流；但正常連接后檢測晶振工作正常。一種是晶振受到?jīng)_擊力后無法正常工作，輸出的頻率不正確。

利用Hopkinson桿對設(shè)計用到的CPLD/FPGA芯片在未用環(huán)氧樹脂膠灌封和不同方向(沿平行和垂直與沖擊方向)灌封狀態(tài)下進行高g值沖擊性能實驗檢測。結(jié)果表明：CPLD/FPGA芯片具有很高的抗沖擊性能，并且與沖擊方向無關(guān)。從沖擊后檢測的情況來看，在3×105g的加速度范圍內(nèi)，CPLD/FPGA芯片能正常工作。

經(jīng)過實驗驗證集成電路的耐沖擊性能很高，那么選擇對沖擊不敏感的LC、RC等原理的諧振振蕩器作時鐘基準，但測試表明振蕩器的頻率穩(wěn)定性較差，不同個體之間存在較大的散布，難以保證計時精度要求。由于單一的晶體振蕩器和諧振振蕩器都各有優(yōu)缺點，不能很好地滿足要求。而利用HDL語言設(shè)計的狀態(tài)機技術(shù)成熟，穩(wěn)定性極高，用FPGA設(shè)計計數(shù)器和鎖存器方法可行。FPGA設(shè)計系統(tǒng)方便，F(xiàn)PGA芯片由于能夠進行編程、除錯、再編程和重復操作，因此可以充分地進行設(shè)計開發(fā)和驗證，風險更低。FPGA還可透過其編程能力延長產(chǎn)品在市場上的壽命，而這種能力可以用來進行系統(tǒng)升級或除錯，在靈活性上得到很大的提高。因此提出了一種基于FPGA將晶振和諧振振蕩器結(jié)合起來的雙振蕩器設(shè)計方案，可以在抗沖擊和高精度兩方面都得到很好的保證。

2 雙振蕩定時器硬件設(shè)計

定時器設(shè)計的開發(fā)平臺為Altera公司推出的開發(fā)工具Quartus II。本設(shè)計用到的邏輯單元比較少，采用Altera公司的Cyclone、Stratix 和Arria等3個系列的芯片都可以滿足設(shè)計要求。考慮到Cyclone是成熟的產(chǎn)品系列和兼容性好的封裝，同時Cylone成本低，因此選擇Cylone是比較理想的方案。

2.1 定時器總體結(jié)構(gòu)

系統(tǒng)分為信號發(fā)生模塊、校準模塊、定時脈沖產(chǎn)生模塊、定時模塊、預置模塊、存儲模塊、下載模塊和電源模塊，如圖2所示。

圖2 系統(tǒng)框圖

2.2 FPGA內(nèi)部工作時序

各模塊以FPGA為重點，內(nèi)部結(jié)構(gòu)見圖3。晶體振蕩器作為基準信號源接入FPGA的全局時鐘管腳，然后經(jīng)二的冪次方分頻，所得的時鐘作為計數(shù)器的工作時鐘。LC或RC諧振振蕩器作為工作振蕩器使用。

圖3 工作原理圖

在爆破作業(yè)實施前，校準模塊需要對定時脈沖產(chǎn)生模塊中的定時脈沖進行校準，還需要預置模塊對定時模塊預置定時時間。系統(tǒng)上電后，晶振產(chǎn)生50MHz提供給FPGA，經(jīng)二的冪次方分頻，所得的時鐘作為計數(shù)器的工作時鐘。計數(shù)器I/II同時開始工作，當計數(shù)器I記錄工作時鐘的m個脈沖后，輸出信號S1由低電平變?yōu)楦唠娖?，啟動計?shù)周期產(chǎn)生器，使計數(shù)周期產(chǎn)生器對LC/RC諧振振蕩器的輸出進行計數(shù)；計數(shù)器II記錄工作時鐘的n個脈沖后，輸出信號S2變?yōu)楦唠娖?，此時由S1、S2控制停止計數(shù)周期產(chǎn)生器。由于n＞m，因此在計數(shù)周期產(chǎn)生器工作期間將得到一個與諧振振蕩器實際工作狀態(tài)相關(guān)的技術(shù)數(shù)據(jù)，并被保持起來，它所對應的時間間隔即代表了由校準電路保證的計時精度，可以通過改變m和n來調(diào)整。至此，校準模塊就在很短的時間內(nèi)完成了對諧振振蕩器的校正，其后不在發(fā)揮作用，直至爆破完成。計數(shù)器II的輸出信號S2在終止計數(shù)周期產(chǎn)生器的同時，啟動參考脈沖產(chǎn)生器和主計數(shù)器工作，參考脈沖計數(shù)器以計數(shù)周期產(chǎn)生器所鎖定的數(shù)據(jù)為周期對諧振振蕩器的輸出進行計數(shù)，每完成一個周期即輸出一個參考脈沖，主計數(shù)器再對參考脈沖計數(shù)，當達到預置電路設(shè)定的延遲時間時，輸出一個信號（點火）。

2.3 精度計算和定時范圍

校準精度計算：晶振工作周期為50 MHz，經(jīng)22分頻得到計算器I和計數(shù)器II的工作時鐘F：

當m取100，n取1350時：

精 確 度 =n/F—m/F=1350×0.08×10-3-100×0.08×10-3=0.1 ms

而預置范圍是0到256 000 0，則最大定時為：

max=256 000 0×0.1=256 000 ms=256 s

2.4 仿真結(jié)果

利用atlera公司的Quartus Ⅱ軟件仿真，一次完整的定時器仿真如圖4所示：

參數(shù)脈沖重復4382個，脈沖16個，MP寬度15us。PRF、分頻碼M和工作時鐘的關(guān)系表達式為:

式中：PRF為脈沖重復頻率；Fdiv為10 MHz；M為分頻碼，范圍為1～FFFFH；由上式可得PRF最低為152.6 Hz，同時在2 000 ～3 000 Hz范圍內(nèi)可以做到步進小于1 Hz，從而保證輸出脈沖的PRF誤差小于1 Hz。PRF越低，由數(shù)字任意整數(shù)分頻得到的脈沖和計算所需的脈沖偏差越小，PRF頻率越高，偏差越大。

3 結(jié)論

本文介紹了一種以FPGA為硬件平臺的雙振蕩定時器的設(shè)計，該設(shè)計充分考慮了其抗沖擊性能和高精度性能。而且運用HDL (語言)來編寫實現(xiàn)定時控制功能的源程序，可以縮短定時器的設(shè)計周期、提高設(shè)計效率、便于調(diào)試的同時，還增強了整個系統(tǒng)的可靠性，能夠滿足當前系統(tǒng)越來越復雜的需要。

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